KR20120004217A - 반도체 장치의 콘택 홀 제조 방법 - Google Patents

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Abstract

본 발명은 감광막 패턴의 한계를 극복하여 미세 콘택홀 형성을 가능케 하는 반도체 장치의 콘택홀 제조 방법을 제공하기 위한 것으로, 본 발명은 피식각층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 제1라인 패턴을 형성하는 단계; 상기 하드마스크층 및 제1라인 패턴들 상에 상기 제1라인 패턴과 수직으로 교차되는 방향의 제2라인 패턴을 형성하는 단계; 상기 제1 및 제2라인 패턴을 식각장벽으로 상기 하드마스크층을 식각하여 메쉬(Mesh)형의 하드마스크 패턴을 형성하는 단계; 및 상기 메쉬형의 하드마스크 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계를 포함하여, 라인타입으로 형성되는 SPT 공정을 서로 교차되도록 2번 진행하여 미세 콘택홀을 형성하므로 감광막 패턴의 해상도 한계를 극복하는 효과, SPT 공정시 비대칭 구조를 갖는 스페이서 패턴을 미리 제거하여 비대칭 구조에 의한 식각 불균일 및 패턴 불균일을 방지하는 효과가 있다.

Description

반도체 장치의 콘택 홀 제조 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 콘택 홀 제조 방법에 관한 것이다.
소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으며, 특히 30nm이하에서는 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.
이에 따라, 감광막의 리플로우(Reflow) 또는 릴랙스(RELACS) 공정을 통해 콘택 홀(Contact Hole)의 직경을 줄이는 방법이 제안되었다.
감광막의 리플로우 공정은 감광막을 통해 콘택홀 패턴을 형성한 후, 유리전이온도(Glass Transition Temperature) 이상으로 베이크(Bake)를 진행하여 감광막이 부풀어오르는 성질을 통해 콘택 홀의 직경을 감소시키는 방법이다. 감광막의 릴랙스 공정은 감광막을 통해 콘택홀 패턴을 형성한 후, 릴랙스 물질을 감광막 패턴 상부에 코팅하고, 베이크 공정을 통해 감광막과 릴랙스 물질을 반응시켜 새로운 막을 형성함으로써 콘택 홀의 직경을 감소시키는 방법이다.
그러나, 리플로우 또는 릴랙스 공정의 경우 패턴의 콘택 홀의 직경을 줄이는 효과만 있을 뿐, 패턴의 피치(Pitch)를 줄이지 못하기 때문에 반도체 칩 크기 자체를 줄이는 효과를 얻을 수 없다. 또한, EUV 노광 기술의 경우 고가의 설비가 요구되고, 연구 초기 단계이므로 상용화가 어려운 문제점이 있다.
따라서, 감광막 패턴의 한계를 극복하고, 소자의 집적화 및 미세 콘택홀 형성을 동시에 가능케 하는 반도체 장치의 콘택홀 제조 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 감광막 패턴의 한계를 극복하여 미세 콘택홀 형성을 가능케 하는 반도체 장치의 콘택홀 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법은 피식각층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 제1라인 패턴을 형성하는 단계; 상기 하드마스크층 및 제1라인 패턴들 상에 상기 제1라인 패턴과 수직으로 교차되는 방향의 제2라인 패턴을 형성하는 단계; 상기 제1 및 제2라인 패턴을 식각장벽으로 상기 하드마스크층을 식각하여 메쉬(Mesh)형의 하드마스크 패턴을 형성하는 단계; 및 상기 메쉬형의 하드마스크 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 하드마스크층은 제1폴리실리콘막 및 제1실리콘산화질화막의 적층구조로 형성하고, 상기 하드마스크층은 상기 제1폴리실리콘막 및 제1실리콘산화질화막 사이에 산화막 또는 비정질카본막 또는 산화막과 비정질카본막의 적층막을 더 포함하도록 형성하는 것을 특징으로 한다.
또한, 상기 제1라인 패턴을 형성하는 단계는, 상기 하드마스크층 상에 제1라인용 마스크층을 형성하는 단계; 상기 제1라인용 마스크층 상에 제1희생막 패턴을 형성하는 단계; 상기 제1희생막 패턴의 측벽에 제1스페이서 패턴을 형성하는 단계; 상기 제1희생막 패턴을 제거하는 단계; 상기 제1스페이서 패턴을 식각장벽으로 상기 제1라인용 마스크층을 식각하여 제1라인 패턴을 형성하는 단계; 및 상기 제1스페이서 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1희생막 패턴을 형성하는 단계는, 상기 제1라인용 마스크층 상에 제1희생막을 형성하는 단계; 상기 제1희생막 상에 제2실리콘산화질화막을 형성하는 단계; 상기 제2실리콘산화질화막 상에 제1반사방지막을 형성하는 단계; 상기 제1반사방지막 상에 라인타입의 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 상기 제1반사방지막 및 제2실리콘산화질화막을 식각하는 단계; 상기 제1감광막 패턴 및 제1반사방지막을 제거하는 단계; 및 식각된 상기 제2실리콘산화질화막을 식각장벽으로 상기 제1희생막을 식각하여 제1희생막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1스페이서 패턴을 형성하는 단계는, 상기 제1희생막 패턴을 포함하는 제1라인용 마스크층 상에 스페이서용 절연막을 형성하는 단계; 및 상기 스페이서용 절연막을 식각하여 상기 제1희생막 패턴의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1희생막 패턴은 상기 제1스페이서 패턴에 대해 식각 선택비를 갖는 물질로 형성하고, 상기 제1스페이서 패턴은 상기 제1라인용 마스크층에 대해 식각선택비를 갖는 물질로 형성하되, 상기 제1라인용 마스크층은 폴리실리콘막으로 형성하고, 상기 제1희생막 패턴은 SOC(Spin On Carbon)막으로 형성하며, 상기 제1스페이서 패턴은 ULTO(Ultra Low Temperature Oxide)막으로 형성하는 것을 특징으로 한다.
또한, 상기 제1희생막 패턴을 제거하는 단계는, 산소 스트립 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 제2라인 패턴을 형성하는 단계는, 상기 상기 하드마스크층 및 제1라인 패턴 상에 제2라인용 마스크층을 형성하는 단계; 상기 제2라인용 마스크층 상에 제2희생막 패턴을 형성하는 단계; 상기 제2희생막 패턴의 측벽에 제2스페이서 패턴을 형성하는 단계; 상기 제2희생막 패턴을 제거하는 단계; 및 제2스페이서 패턴을 식각장벽으로 상기 제2라인용 마스크층을 식각하여 제2라인 패턴을 형성하는 단계를 포함하는 것을 특징으로한다.
또한, 상기 제2희생막 패턴은, 제2반사방지막 및 제2감광막 패턴의 적층구조로 형성하고, 상기 제2희생막 패턴을 형성하는 단계 전에, 상기 제2라인용 마스크층 상에 제3실리콘산화질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제2라인 패턴은 상기 제1라인 패턴에 대해 식각선택비를 갖는 물질로 형성하고, 상기 제2스페이서 패턴은 상기 제2라인용 마스크층에 대해 식각선택비를 갖는 물질로 형성하는 것을 특징으로 한다.
또한, 상기 제2라인용 마스크층은 SOC막으로 형성하며, 상기 제2스페이서 패턴은 ULTO(Ultra Low Temperature Oxide)막으로 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 콘택홀 제조 방법은 피식각층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 제1라인용 마스크층을 형성하는 단계; 상기 제1라인용 마스크층 상에 제1스페이서 패턴을 형성하는 단계; 상기 제1스페이서 패턴을 식각장벽으로 상기 제1라인용 마스크층을 식각하여 제1라인 패턴을 형성하는 단계; 상기 제1스페이서 패턴을 제거하는 단계; 상기 제1라인 패턴을 포함하는 상기 하드마스크층 상에 제2라인용 마스크층을 형성하는 단계; 상기 제2라인용 마스크층 상에 상기 제1라인 패턴과 수직으로 교차되는 방향의 제2스페이서 패턴을 형성하는 단계; 상기 제2스페이서 패턴을 식각장벽으로 상기 제2라인용 마스크층을 식각하여 제2라인 패턴을 형성하는 단계; 상기 제2스페이서 패턴을 제거하는 단계; 상기 제1 및 제2라인 패턴을 식각장벽으로 상기 하드마스크층을 식각하여 메쉬(Mesh) 형의 하드마스크 패턴을 형성하는 단계; 및 상기 메쉬형의 하드마스크 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법은 라인타입으로 형성되는 SPT 공정을 서로 교차되도록 2번 진행하여 미세 콘택홀을 형성하므로 감광막 패턴의 해상도 한계를 극복하는 효과가 있다.
특히, SPT 공정시 비대칭 구조를 갖는 스페이서 패턴을 미리 제거하여 비대칭 구조에 의한 식각 불균일 및 패턴 불균일을 방지하는 효과가 있다.
도 1a 내지 도 1p는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 제조 방법을 설명하기 위한 사시도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1p는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 제조 방법을 설명하기 위한 사시도이다.
도 1a에 도시된 바와 같이, 피식각층(도시생략) 상에 제1폴리실리콘막(10), 비정질카본막(11) 및 제1실리콘산화질화막(12)을 적층한다. 피식각층(도시생략)은 스토리지 노드를 형성하기 위한 절연막일 수 있다. 제1폴리실리콘막(10)은 피식각층(도시생략)을 식각하기 위한 하드마스크이며, 비정질카본막(11)은 제1폴리실리콘막(11)을 식각하기 위한 하드마스크이고, 제1실리콘산화질화막(12)은 비정질카본막(11)을 식각하기 위한 하드마스크이다.
제1폴리실리콘막(10), 비정질카본막(11) 및 제1실리콘산화질화막(12)은 피식각층(도시생략)을 식각하여 콘택홀을 형성하기 위한 최종패턴이 형성된다.
이어서, 제1실리콘산화질화막(12) 상에 제2폴리실리콘막(13), 제1SOC(Spin On Carbon)막(14), 제2실리콘산화질화막(15) 및 제1반사방지막(16)을 적층한다. 제2폴리실리콘막(13)은 후속 공정에서 제1라인 패턴이 형성되는 막이며, 제1SOC막(14)은 제2폴리실리콘막(13)을 식각하기 위한 하드마스크이고 동시에 후속 제1스페이서 패턴 형성시 희생층 역할을 한다. 그리고, 제2실리콘산화질화막(15)은 제1SOC막(14)을 식각하기 위한 하드마스크이며, 제1반사방지막(16)은 후속 제1감광막 패턴(17)을 형성하기 위한 노광 공정시 반사방지를 위한 것이고, 제2실리콘산화질화막(15)도 제1반사방지막(16)과 함께 반사방지막으로 사용될 수 있다.
이어서, 제1반사방지막(16) 상에 제1감광막 패턴(17)을 형성한다. 제1감광막 패턴(17)은 라인타입으로 형성하며, 후속 스페이서 패턴의 형성을 고려하여 패턴 사이의 간격을 조절하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 제1감광막 패턴(17)을 식각장벽으로 제1반사방지막(16, 도 1a 참조) 및 제2실리콘산화질화막(15, 도 1a 참조)을 식각한다.
식각된 제1반사방지막(16, 도 1a 참조) 및 제2실리콘산화질화막(15, 도 1a 참조)을 이하, '제1반사방지막(16A) 및 제2실리콘산화질화막(15A)'라고 한다.
도 1c에 도시된 바와 같이, 제1감광막 패턴(17, 도 1b 참조) 및 제1반사방지막(16A, 도 1b 참조)을 제거한다. 제1감광막 패턴(17, 도 1b 참조) 및 제1반사방지막(16A, 도 1b 참조)은 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립으로 진행할 수 있다.
이어서, 제2실리콘산화질화막(15A)을 식각장벽으로 제1SOC막(14, 도 1b 참조)을 식각한다. 식각된 제1SOC막(14, 도 1b 참조)를 이하, '제1SOC막(14A)'이라고 한다.
도 1d에 도시된 바와 같이, 제1SOC막(14A) 및 제2실리콘산화질화막(15A)을 포함하는 제2폴리실리콘막(13) 상에 제1스페이서용 절연막(18)을 형성한다. 제1스페이서용 절연막(18)은 제1SOC막(14A) 및 제2실리콘산화질화막(15A)을 포함하는 제2폴리실리콘막(13)의 표면을 따라 형성되는 것이 바람직하며, 이를 위해 단차 피복성(Step Coverage)가 우수한 물질을 사용하는 것이 바람직하다. 예컨대, 제1스페이서용 절연막(18)은 ULTO(Ultra Low Temperature Oxide)막으로 형성한다.
도 1e에 도시된 바와 같이, 제1스페이서용 절연막(18, 도 1d 참조)을 식각하여 제1SOC막(14A, 도 1d 참조) 및 제2실리콘산화질화막(15A, 도 1d 참조)의 측벽에 잔류하는 제1스페이서 패턴(18A)을 형성한다.
이어서, 제1SOC막(14A, 도 1d 참조) 및 제2실리콘산화질화막(15A, 도 1d 참조)을 제거한다. 제2실리콘산화질화막(15A, 도 1d 참조)은 스페이서 패턴(18A)을 형성하기 위한 식각공정에서 함께 제거될 수 있다. 제1SOC막(14A, 도 1d 참조)은 건식식각으로 제거하며, 예컨대 건식식각은 산소스트립으로 진행할 수 있다.
따라서, 제2폴리실리콘막(13) 상부에는 제1스페이서 패턴(18A)만 잔류한다.
도 1f에 도시된 바와 같이, 제1스페이서 패턴(18A)을 식각장벽으로 제2폴리실리콘막(13, 도 1f 참조)을 식각하여 제1라인 패턴(13A)을 형성한다. 제1라인 패턴(13A)은 후속 제2라인 패턴과 교차되어 콘택홀을 형성하기 위한 메쉬타입의 하드마스크 패턴 형성시 식각마스크로 사용된다.
도 1g에 도시된 바와 같이, 제1스페이서 패턴(18A, 도 1f 참조)을 제거한다. 제1스페이서 패턴(18A, 도 1f 참조)은 상부 표면의 높이가 다른 비대칭 구조를 갖고 있으므로, 제1스페이서 패턴(18A, 도 1f 참조)을 제거하지 않고 하부층의 식각을 진행하는 경우 제1스페이서 패턴(18A, 도 1f 참조)의 비대칭 구조가 그대로 전사되어 후속 콘택홀 형성시 콘택 오픈 불량 등의 여러 문제를 야기시킬 수 있다.
따라서, 위와 같이 비대칭 구조를 갖는 제1스페이서 패턴(18A, 도 1f 참조)을 미리 제거함으로써 하부층 식각시 비대칭 구조가 전사되는 것을 미연에 방지하는 장점이 있다.
도 1h에 도시된 바와 같이, 제1라인 패턴(13A)을 포함하는 제1실리콘산화질화막(12) 상에 제2SOC막(19), 제3실리콘산화질화막(20) 및 제2반사방지막(21)을 적층한다. 제2SOC막(19)은 제2라인 패턴을 형성하기 위한 것으로, 제1라인 패턴(13A)과 함께 하부층을 식각하기 위한 하드마스크 역할을 한다. 제3실리콘산화질화막(20)은 제2SOC막(19)을 식각하기 위한 하드마스크 역할을 하며, 제2반사방지막(21)과 함께 제2감광막 패턴(21) 형성시 노광공정에서 반사방지 역할을 한다. 제2반사방지막(21)은 제2감광막 패턴(21) 형성시 노광공정에서 반사방지 역할을 하고, 동시에 후속 제2스페이서 패턴 형성시 희생층 역할을 한다.
이어서, 제2반사방지막(21) 상에 제2감광막 패턴(22)을 형성한다. 제2감광막 패턴(22)은 라인 타입으로 형성하며, 특히 제1라인 패턴(13A)과 교차되도록 형성하는 것이 바람직하다. 또한, 제2감광막 패턴(22)은 후속 스페이서 패턴의 형성을 고려하여 패턴 간의 간격을 조절하며, 제1감광막 패턴(17, 도 1a 참조)과 교차되도록 형성하되, 제1감광막 패턴(17, 도 1a 참조) 간의 간격 및 선폭과 동일한 간격 및 선폭으로 형성될 수 있다.
도 1i에 도시된 바와 같이, 제2감광막 패턴(22)을 식각장벽으로 제2반사방지막(21, 도 1h 참조)을 식각한다. 식각된 제2반사방지막(21, 도 1h 참조)을 이하, '제2반사방지막(21A)'라고 한다.
제2반사방지막(21A) 및 제2감광막 패턴(22)은 후속 스페이서 패턴을 형성하기 위한 희생층 역할을 한다.
도 1j에 도시된 바와 같이, 제2반사방지막(21A) 및 제2감광막 패턴(22)을 포함하는 제3실리콘산화질화막(20) 상에 제2스페이서용 절연막(23)을 형성한다. 제2스페이서용 절연막(23)은 제2반사방지막(21A) 및 제2감광막 패턴(22)을 포함하는 제3실리콘산화질화막(20)의 표면을 따라 형성되는 것이 바람직하며, 이를 위해 단차 피복성(Step Coverage)가 우수한 물질을 사용하는 것이 바람직하다. 예컨대, 제2스페이서용 절연막(23)은 ULTO(Ultra Low Temperature Oxide)막으로 형성한다.
도 1k에 도시된 바와 같이, 제2스페이서용 절연막(23, 도 1j 참조)을 식각하여 제2반사방지막(21A, 도 1j 참조) 및 제2감광막 패턴(22, 도 1j 참조)의 측벽에 잔류하는 제2스페이서 패턴(23A)을 형성한다.
이어서, 제2반사방지막(21A, 도 1j 참조) 및 제2감광막 패턴(22, 도 1j 참조)을 제거한다. 제2반사방지막(21A, 도 1j 참조) 및 제2감광막 패턴(22, 도 1j 참조)은 건식식각으로 제거하며, 예컨대 건식식각은 산소스트립으로 진행할 수 있다.
따라서, 제3실리콘산화질화막(20) 상부에는 제2스페이서 패턴(23A)만 잔류한다.
도 1l에 도시된 바와 같이, 제2스페이서 패턴(23A)을 식각장벽으로 제3실리콘산화질화막(20, 도 1k 참조)을 식각한다. 식각된 제3실리콘산화질화막(20, 도 1k 참조)을 이하, '제3실리콘산화질화막(20A)'라고 한다.
도 1m에 도시된 바와 같이, 제2스페이서 패턴(23A) 및 제3실리콘산화질화막(20A)을 식각장벽으로 제2SOC막(19, 도 1l 참조)을 식각한다. 식각된 제2SOC막(19, 도 1l 참조)을 이하 '제2라인 패턴(19A)'이라고 한다.
제2라인 패턴(19A)은 제1라인 패턴(13A)과 교차되어 콘택홀을 형성하기 위한 메쉬타입의 하드마스크 패턴 형성시 식각마스크로 사용된다.
제2라인 패턴(19A)을 형성하는 공정에서 제1라인 패턴(13A)은 식각선택비로 인해 식각되지 않고 그대로 잔류한다.
도 1n에 도시된 바와 같이, 제2스페이서 패턴(23A, 도 1m 참조) 및 제3실리콘산화질화막(20A, 도 1m 참조)을 제거한다.
제2스페이서 패턴(23A, 도 1m 참조)은 상부 표면의 높이가 다른 비대칭 구조를 갖고 있으므로, 제2스페이서 패턴(23A, 도 1m 참조)을 제거하지 않고 하부층의 식각을 진행하는 경우 제2스페이서 패턴(23A, 도 m 참조)의 비대칭 구조가 그대로 전사되어 후속 콘택홀 형성시 콘택 오픈 불량 등의 여러 문제를 야기시킬 수 있다.
따라서, 위와 같이 비대칭 구조를 갖는 제2스페이서 패턴(23A, 도 1m 참조)을 미리 제거함으로써 하부층 식각시 비대칭 구조가 전사되는 것을 미연에 방지하는 장점이 있다.
이어서, 제1라인 패턴(13A) 및 제2라인 패턴(19A)을 식각장벽으로 제1실리콘산화질화막(12, 도 1m 참조)을 식각한다. 식각된 제1실리콘산화질화막(12, 도 1m 참조)을 이하, '제1실리콘산화질화막(12A)'라고 한다.
제2라인 패턴(19A) 형성시 제1라인 패턴(13A)이 식각선택비에 의해 손상되지 않고 그대로 잔류하므로, 제1실리콘산화질화막(12A)은 서로 교차되는 제1라인 패턴(13A) 및 제2라인 패턴(19A)에 의해 메쉬(Mesh) 타입으로 식각된다.
도 1o에 도시된 바와 같이, 제1라인 패턴(13A, 도 1n 참조) 및 제2라인 패턴(19A, 도 1n 참조)을 제거한다.
제1라인 패턴(13A, 도 1n 참조) 및 제2라인 패턴(19A, 도 1n 참조)은 패턴의 높이가 서로 달라서 후속 공정시 높이 차이에 의한 식각 불균일을 발생시킬 수 있기 때문에 미리 제거하여 식각 불균일을 미연에 방지하는 장점이 있다.
제1실리콘산화질화막(12A)을 식각장벽으로 제1비정질 카본막(11, 도 1n 참조)을 식각한다. 식각된 비정질 카본막(11, 도 1n 참조)은 '비정질 카본막(11A)'이 된다.
도 1p에 도시된 바와 같이, 제1실리콘산화질화막(12A, 도 1o 참조) 및 비정질 카본막(11A, 도 1o 참조)을 식각장벽으로 제1폴리실리콘막(10, 도 1o 참조)을 식각하여 메쉬형의 하드마스크 패턴(10A)을 형성한다.
이어서, 제1실리콘산화질화막(12A, 도 1o 참조) 및 비정질 카본막(11A, 도 1o 참조)을 제거한다.
후속 공정으로, 하드마스크 패턴(10A)을 식각장벽으로 피식각층(도시생략)을 식각하여 콘택홀을 형성한다. 하드마스크 패턴(10A)은 메쉬타입으로 사각형으로 형성되나, 하부층 식각시 모서리 부분이 식각특성상 둥글게 마무리 되어 원형의 콘택홀 형성이 가능하다.
위와 같이, 본 발명의 실시예는 라인타입으로 형성되는 SPT(Spacer Pattern Technology) 공정을 서로 교차되도록 2번 진행하여 메쉬 타입의 하드마스크 패턴을 형성하고, 특히 비대칭 구조를 갖는 스페이서 패턴을 하부층을 식각하기 전에 미리 제거하여 비대칭 구조에 의한 식각 불균일 및 패턴 불균일을 미리 방지하는 장점이 있다.
또한, 감광막 패턴 역시 라인 타입으로 형성하므로 홀 타입으로 패터닝을 진행하는 것보다 패터닝이 용이하고, SPT공정 진행으로 감광막 패턴의 해상도 한계를 극복하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 제1폴리실리콘막 11 : 비정질 카본막
12 : 제1실리콘산화질화막 13 : 제2폴리실리콘막
14 : 제1SOC막 15 : 제2실리콘산화질화막
16 : 제1반사방지막 17 : 제1감광막 패턴
18 : 제1스페이서용 절연막 19 : 제2SOC막
20 : 제3실리콘산화질화막 21 : 제2반사방지막
22 : 제2감광막 패턴 23 : 제2스페이서용 절연막

Claims (20)

  1. 피식각층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 제1라인 패턴을 형성하는 단계;
    상기 하드마스크층 및 제1라인 패턴들 상에 상기 제1라인 패턴과 수직으로 교차되는 방향의 제2라인 패턴을 형성하는 단계;
    상기 제1 및 제2라인 패턴을 식각장벽으로 상기 하드마스크층을 식각하여 메쉬(Mesh)형의 하드마스크 패턴을 형성하는 단계; 및
    상기 메쉬형의 하드마스크 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
  2. 제1항에 있어서,
    상기 하드마스크층은 제1폴리실리콘막 및 제1실리콘산화질화막의 적층구조로 형성하는 반도체 장치의 콘택홀 제조 방법.
  3. 제2항에 있어서,
    상기 하드마스크층은 상기 제1폴리실리콘막 및 제1실리콘산화질화막 사이에 산화막 또는 비정질카본막 또는 산화막과 비정질카본막의 적층막을 더 포함하도록 형성하는 반도체 장치의 콘택홀 제조 방법.
  4. 제1항에 있어서,
    상기 제1라인 패턴을 형성하는 단계는,
    상기 하드마스크층 상에 제1라인용 마스크층을 형성하는 단계;
    상기 제1라인용 마스크층 상에 제1희생막 패턴을 형성하는 단계;
    상기 제1희생막 패턴의 측벽에 제1스페이서 패턴을 형성하는 단계;
    상기 제1희생막 패턴을 제거하는 단계;
    상기 제1스페이서 패턴을 식각장벽으로 상기 제1라인용 마스크층을 식각하여 제1라인 패턴을 형성하는 단계; 및
    상기 제1스페이서 패턴을 제거하는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
  5. 제4항에 있어서,
    상기 제1희생막 패턴을 형성하는 단계는,
    상기 제1라인용 마스크층 상에 제1희생막을 형성하는 단계;
    상기 제1희생막 상에 제2실리콘산화질화막을 형성하는 단계;
    상기 제2실리콘산화질화막 상에 제1반사방지막을 형성하는 단계;
    상기 제1반사방지막 상에 라인타입의 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 식각장벽으로 상기 제1반사방지막 및 제2실리콘산화질화막을 식각하는 단계;
    상기 제1감광막 패턴 및 제1반사방지막을 제거하는 단계; 및
    식각된 상기 제2실리콘산화질화막을 식각장벽으로 상기 제1희생막을 식각하여 제1희생막 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
  6. 제4항에 있어서,
    상기 제1스페이서 패턴을 형성하는 단계는,
    상기 제1희생막 패턴을 포함하는 제1라인용 마스크층 상에 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 식각하여 상기 제1희생막 패턴의 측벽에 잔류시키는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
  7. 제4항에 있어서,
    상기 제1희생막 패턴은 상기 제1스페이서 패턴에 대해 식각 선택비를 갖는 물질로 형성하는 반도체 장치의 콘택홀 제조 방법.
  8. 제4항에 있어서,
    상기 제1스페이서 패턴은 상기 제1라인용 마스크층에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 콘택홀 제조 방법.
  9. 제4항에 있어서,
    상기 제1라인용 마스크층은 폴리실리콘막으로 형성하는 반도체 장치의 콘택홀 제조 방법.
  10. 제4항에 있어서,
    상기 제1희생막 패턴은 SOC(Spin On Carbon)막으로 형성하는 반도체 장치의 콘택홀 제조 방법.
  11. 제10항에 있어서,
    상기 제1희생막 패턴을 제거하는 단계는,
    산소 스트립 공정으로 진행하는 반도체 장치의 콘택홀 제조 방법.
  12. 제4항에 있어서,
    상기 제1스페이서 패턴은 ULTO(Ultra Low Temperature Oxide)막으로 형성하는 반도체 장치의 콘택홀 제조 방법.
  13. 제1항에 있어서,
    상기 제2라인 패턴을 형성하는 단계는,
    상기 상기 하드마스크층 및 제1라인 패턴 상에 제2라인용 마스크층을 형성하는 단계;
    상기 제2라인용 마스크층 상에 제2희생막 패턴을 형성하는 단계;
    상기 제2희생막 패턴의 측벽에 제2스페이서 패턴을 형성하는 단계;
    상기 제2희생막 패턴을 제거하는 단계; 및
    제2스페이서 패턴을 식각장벽으로 상기 제2라인용 마스크층을 식각하여 제2라인 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
  14. 제13항에 있어서,
    상기 제2희생막 패턴은,
    제2반사방지막 및 제2감광막 패턴의 적층구조로 형성하는 반도체 장치의 콘택홀 제조 방법.
  15. 제13항에 있어서,
    상기 제2희생막 패턴을 형성하는 단계 전에,
    상기 제2라인용 마스크층 상에 제3실리콘산화질화막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택홀 제조 방법.
  16. 제13항에 있어서,
    상기 제2라인 패턴은 상기 제1라인 패턴에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 콘택홀 제조 방법.
  17. 제13항에 있어서,
    상기 제2스페이서 패턴은 상기 제2라인용 마스크층에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 콘택홀 제조 방법.
  18. 제13항에 있어서,
    상기 제2라인용 마스크층은 SOC막으로 형성하는 반도체 장치의 콘택홀 제조 방법.
  19. 제13항에 있어서,
    상기 제2스페이서 패턴은 ULTO(Ultra Low Temperature Oxide)막으로 형성하는 반도체 장치의 콘택홀 제조 방법.
  20. 피식각층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 제1라인용 마스크층을 형성하는 단계;
    상기 제1라인용 마스크층 상에 제1스페이서 패턴을 형성하는 단계;
    상기 제1스페이서 패턴을 식각장벽으로 상기 제1라인용 마스크층을 식각하여 제1라인 패턴을 형성하는 단계;
    상기 제1스페이서 패턴을 제거하는 단계;
    상기 제1라인 패턴을 포함하는 상기 하드마스크층 상에 제2라인용 마스크층을 형성하는 단계;
    상기 제2라인용 마스크층 상에 상기 제1라인 패턴과 수직으로 교차되는 방향의 제2스페이서 패턴을 형성하는 단계;
    상기 제2스페이서 패턴을 식각장벽으로 상기 제2라인용 마스크층을 식각하여 제2라인 패턴을 형성하는 단계;
    상기 제2스페이서 패턴을 제거하는 단계;
    상기 제1 및 제2라인 패턴을 식각장벽으로 상기 하드마스크층을 식각하여 메쉬(Mesh) 형의 하드마스크 패턴을 형성하는 단계; 및
    상기 메쉬형의 하드마스크 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 장치의 콘택홀 제조 방법.
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