KR20110109751A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 SPT 공정시 로딩 효과에 따른 CD 바리에이션을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 셀 영역과 주변 영역을 포함하는 기판 상에 제1 및 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층 상에 상기 셀 영역에는 패턴을 정의하고 동시에 상기 주변 영역의 일부 지역을 덮는 형태의 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 상기 제2하드마스크층을 식각하는 단계; 식각된 상기 제2하드마스크층의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 제2하드마스크 패턴 사이를 매립하는 제3하드마스크층을 형성하는 단계; 상기 제3하드마스크층을 평탄화 하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 제2 및 제3하드마스크층을 식각장벽으로 상기 제1하드마스크층을 식각하는 단계를 포함하여, 셀 영역과 주변 영역의 패턴 간에 로딩 효과의 영향을 받지 않는 간격(W)을 갖도록 감광막 패턴을 형성하여 후속 식각공정에서 셀 영역의 패턴은 로딩 효과 없는 패터닝이 가능한 효과가 있으며, 또한 평탄화 공정시 주변 영역의 패턴에 의해 셀 에지가 어택을 받지 않고 보호되는 효과, 로딩 효과에 따른 선폭의 불균일을 방지하고, 동시에 셀 에지의 어택을 방지하는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT(Spacer Pattern Technology)공정을 이용한 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 축소화가 진행됨에 따라 소자분리막(Isolation)을 형성하기 위한 패터닝 방법의 하나로 SPT(Spacer Pattern Technology) 공정이 적용되고 있다.
SPT 공정은 포지티브(Positive) 공정과 네가티브(Negative) 공정이 있다. 네가티브 공정은 먼저 하드마스크 패턴을 형성하고, 하드마스크 패턴의 측벽에 스페이서를 형성한 후, 하드마스크 패턴과 동일한 물질을 하드마스크 패턴 및 스페이서 사이에 매립한다. 그리고, 스페이서의 비대칭부분이 제거될 때까지 화학적기계적연마(Chemical Mechanical Polishing) 공정을 진행한 후, 스페이서를 제거하고 잔류하는 하드마스크 패턴 및 사이에 매립된 물질을 식각장벽으로 하부층을 식각하여 미세 패턴을 형성한다.
특히, 하드마스크 패턴을 형성하는 공정은 셀 영역에만 하드마스크 패턴을 형성하고 주변 영역의 하드마스크층은 모두 제거하는 방법과 셀 영역에는 하드마스크 패턴을 형성하고 주변 영역의 하드마스크층은 그대로 잔류하도록 하여 후속 식각시 사용하는 방법이 있다.
그러나, 주변 영역의 하드마스크층을 잔류시키는 경우는 후속 미세 패턴 형성시 주변 영역에 잔류하는 하드마스크층으로 인해 로딩 효과(Loading Effect)가 발생하여 셀 외곽 지역에 선폭(CD;Critical Dimension) 바리에이션(Variation)이 발생하는 문제점이 있다.
또한, 셀 영역에는 하드마스크 패턴을 형성하고, 주변 영역의 하드마스크층은 모두 제거하여 남기지 않은 경우에는 미세 패턴 형성을 위한 화학적기계적연마 공정에서 셀 지역 이외의 패턴이 존재하지 않기 때문에 셀 에지(Edge) 지역이 어택(Attack)을 받게되어 CD 바리에이션이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPT 공정시 로딩 효과에 따른 CD 바리에이션을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀 영역과 주변 영역을 포함하는 기판 상에 제1 및 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층 상에 상기 셀 영역에는 패턴을 정의하고 동시에 상기 주변 영역의 일부 지역을 덮는 형태의 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각장벽으로 상기 제2하드마스크층을 식각하는 단계; 식각된 상기 제2하드마스크층의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 제2하드마스크 패턴 사이를 매립하는 제3하드마스크층을 형성하는 단계; 상기 제3하드마스크층을 평탄화 하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 제2 및 제3하드마스크층을 식각장벽으로 상기 제1하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1하드마스크층은 산화막으로 형성하고, 상기 산화막은 LPTEOS(Low Pressure Tetra Ethyle Ortho Silicate)을 포함하는 것을 특징으로 한다.
또한, 상기 제2 및 제3하드마스크층은 동일한 물질로 형성하되, 상기 제2 및 제3하드마스크층은 폴리실리콘으로 형성하는 것을 특징으로 한다.
또한, 상기 제1감광막 패턴은 라인타입으로 형성하고, 상기 제1감광막 패턴을 형성하는 단계에서, 상기 주변 영역의 일부 지역을 덮는 형태는 상기 셀 영역에 형성된 패턴과 일정 간격을 갖고, 상기 간격은 상기 제2하드마스크층 식각시 로딩 효과의 영향을 받지 않는 범위로 조절하고, 상기 주변 영역의 일부 지역을 덮는 형태로 상기 셀 영역에 형성된 패턴과 일정 간격을 갖고, 상기 간격은 상기 제3하드마스크층의 평탄화 단계에서 상기 셀 영역의 에지가 어택을 받지 않는 범위로 조절하는 것을 특징으로 한다.
또한, 상기 제3하드마스크층을 평탄화 하는 단계는, 상기 스페이서의 비대칭 부분이 제거되는 높이를 타겟으로 진행하며, 상기 스페이서를 제거하는 단계 전에, 상기 제3하드마스크층을 포함하는 전체 구조 상에 상기 제3감광막 패턴을 형성하는 단계를 더 포함하되, 상기 제3감광막 패턴은 상기 셀영역의 제2하드마스크층 및 제3하드마스크층을 분리하여 활성영역을 정의하고, 동시에 상기 주변 영역 역시 활성영역을 형성하기 위한 패턴을 정의하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀 영역과 주변 영역의 패턴 간에 로딩 효과의 영향을 받지 않는 간격(W)을 갖도록 감광막 패턴을 형성하여 후속 식각공정에서 셀 영역의 패턴은 로딩 효과 없는 패터닝이 가능한 효과가 있으며, 또한 평탄화 공정시 주변 영역의 패턴에 의해 셀 에지가 어택을 받지 않고 보호되는 효과가 있다.
따라서, 로딩 효과에 따른 선폭의 불균일을 방지하고, 동시에 셀 에지의 어택을 방지하는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역과 주변 영역을 갖는 기판(10) 상에 패드산화막(11) 및 패드폴리실리콘막(12)을 형성한다. 패드폴리실리콘막(12)은 기판(10)을 식각하기 위한 하드마스크 역할을 한다.
이어서, 패드폴리실리콘막(12) 상에 식각정지막(13)을 형성하고, 식각정지막(13) 상에 제1하드마스크층(14)을 형성한다. 식각정지막(13)은 후속 평탄화를 위한 화학적기계적연마 공정에서 식각정지 타겟층 역할을 한다. 제1하드마스크층(14)은 소자분리막 형성을 위한 최종 패턴이 형성되는 패턴이며, 패드폴리실리콘막(12) 및 기판(10)을 식각하기 위한 하드마스크 역할을 한다. 제1하드마스크층(14)은 예컨대 산화막으로 형성할 수 있으며, 산화막은 TEOS(Tetra Ethyle Ortho Silicate)산화막 특히, LPTEOS(Low Pressure TEOS)산화막을 포함한다.
이어서, 제1하드마스크층(14) 상에 제2하드마스크층(15)을 형성한다. 제2하드마스크층(15)은 스페이서가 형성될 패턴을 제공하며, 후속 매립 물질과 함께 제1하드마스크층(14)을 식각하기 위한 하드마스크 역할을 한다. 제2하드마스크층(15)은 예컨대 폴리실리콘막을 포함한다.
이어서, 제2하드마스크층(15) 상에 비정질카본막(16) 및 실리콘산화질화막(17)을 적층한다. 비정질카본막(16)은 제2하드마스크층(15)을 식각하기 위한 하드마스크 역할을 하며, 실리콘산화질화막(17)은 비정질카본막(16)을 식각하기 위한 하드마스크 역할 및 제1감광막 패턴(18) 형성시 반사방지 역할을 한다.
이어서, 실리콘산화질화막(17) 상에 제1감광막 패턴(18)을 형성한다. 제1감광막 패턴(18)을 형성하기 전에 반사방지를 위해 실리콘산화질화막(17) 상에 반사방지막을 형성할 수 있다.
제1감광막 패턴(18)은 라인타입으로 패터닝되며, 셀 영역에는 후속 스페이서 형성을 고려하여 일정 간격 이격되도록 패터닝한다. 특히, 제1감광막 패턴(18)은 셀 영역에만 형성되지 않고, 주변 영역의 일부 지역을 덮는 형태로 형성되며, 주변 영역을 덮는 제1감광막 패턴(18)은 셀 영역에 형성된 패턴과 일정 간격을 갖는 것이 바람직하다.
예컨대, 셀 영역에 형성된 패턴과 주변 영역의 일부 지역을 덮는 패턴 간의 간격을 W라고 하면, W는 후속 제2하드마스크층(15) 식각시 로딩 효과(Loading Effect)의 영향을 받지 않으면서, 후속 화학적기계적연마 공정에서 셀 에지(Edge)가 어택(Attack)을 받지 않는 범위로 조절하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 제1감광막 패턴(18, 도 1a 참조)을 식각장벽으로 실리콘산화질화막(17, 도 1a 참조) 및 비정질카본막(16, 도 1a 참조)을 식각한다.
이어서, 식각된 비정질카본막(16, 도 1a 참조)을 식각장벽으로 제2하드마스크층(15)을 식각하여 제2하드마스크 패턴(15A, 15B)을 형성한다. 제2하드마스크 패턴(15A, 15B)은 셀 영역의 패턴(15A)과 주변 영역의 패턴(15B)으로 형성되는데, 셀 영역의 패턴(15A)은 미세 패턴을 형성하기 위한 것이며, 주변 영역의 패턴(15B)은 후속 공정에서 셀 에지의 어택을 방지하기 위한 것이다.
특히, 도 1a에서 제1감광막 패턴(18, 도 1a 참조) 형성시 셀 영역과 주변 영역의 패턴 간에 로딩 효과의 영향을 받지 않는 간격(W)을 갖도록 형성함으로써 제2하드마스크 패턴(15A, 15B) 형성시 셀 영역의 패턴(15A)은 로딩 효과 없는 패터닝이 가능하다.
제2하드마스크 패턴(15A, 15B)을 형성한 후, 제1감광막 패턴(18, 도 1a 참조), 실리콘산화질화막(17, 도 1a 참조) 및 비정질카본막(16, 도 1a 참조)을 제거한다. 제거공정은 건식식각으로 진행할 수 있으며, 건식식각은 예컨대 산소 스트립 공정을 포함한다.
도 1c에 도시된 바와 같이, 제2하드마스크 패턴(15A, 15B)의 측벽에 스페이서(19)를 형성한다. 스페이서(19)는 먼저, 제2하드마스크 패턴(15A, 15B)을 포함하는 전체구조의 단차를 따라 스페이서용 절연막을 형성하고, 제2하드마스크 패턴(15A, 15B)의 측벽에만 잔류하도록 스페이서용 절연막을 식각하여 형성한다. 스페이서용 절연막은 스텝 커버리지(Step Coverage)가 우수한 물질로 형성하는 것이 바람직하며, 예컨대 산화막으로 형성하고, 산화막은 ULTO(Ultra Low Temperature Oxide)를 포함한다.
이어서, 스페이서(19)를 포함하는 전체구조 상에 제2하드마스크 패턴(15A, 15B) 및 스페이서(19) 사이를 충분히 매립하는 두께로 제3하드마스크층(20)을 형성한다. 제3하드마스크층(20)은 제2하드마스크 패턴(15A, 15B)과 함께 하부층을 식각하는 하드마스크 역할을 하기 위한 것으로, 제2하드마스크 패턴(15A, 15B)과 식각특성이 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2하드마스크 패턴(15A, 15B)과 동일한 물질로 형성하는 것이 바람직하며, 예컨대 제2하드마스크 패턴(15A, 15B)이 폴리실리콘인 경우, 제3하드마스크층(20) 역시 폴리실리콘으로 형성한다.
도 1d에 도시된 바와 같이, 제3하드마스크층(20, 도 1c 참조)을 평탄화 하여 제3하드마스크 패턴(20A)을 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하며, 제3하드마스크 패턴(20A)을 형성하기 위한 평탄화 공정은 스페이서(19)의 상부 즉, 비대칭부분이 제거되는 높이를 타겟으로 진행한다.
특히, 평탄화 공정시 주변 영역에 형성된 제2하드마스크 패턴(15B)에 의해 셀 에지가 어택을 받지 않고 보호된다.
이어서, 제3하드마스크 패턴(20A)을 포함하는 전체구조 상에 반사방지막(21)을 형성하고, 반사방지막(21) 상에 제2감광막 패턴(22)을 형성한다. 제2감광막 패턴(22)은 반사방지막(21) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성한다. 제2감광막 패턴(22)은 셀 영역 및 주변영역에 활성영역을 정의하기 위한 것이다. 즉, 라인타입으로 연속되어 형성된 셀 영역의 제2 및 제3하드마스크 패턴(15A, 20A)을 분리하여 활성영역을 정의하고, 주변 영역 역시 활성영역을 위한 패턴을 정의하는 역할을 한다.
도 1e에 도시된 바와 같이, 제2감광막 패턴(22, 도 1d 참조)을 식각장벽으로 반사방지막(21, 도 1d 참조)과 제2 및 제3하드마스크 패턴(15A, 20A, 도 1d 참조)을 식각한다.
이어서, 스페이서(19, 도 1d 참조)를 제거하고, 잔류하는 제2 및 제3하드마스크 패턴(15A, 20A, 도 1d 참조)을 식각장벽으로 제1하드마스크층(14, 도 1d 참조)을 식각하여 제1하드마스크 패턴(14A, 14B)을 형성한다.
제1하드마스크 패턴(14A, 14B)은 셀 영역의 패턴(14A)과 주변 영역의 패턴(14B)이 각각 다른 선폭을 갖고 형성된다.
이어서, 제1하드마스크 패턴(14A, 14B)의 하부층인 식각정지막(13A)을 식각한다.
후속 공정으로, 패드폴리실리콘막(12) 및 패드산화막(11)을 식각 한 후, 기판(10)을 식각하여 소자분리막을 위한 트렌치를 형성한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 패드산화막
12 : 패드폴리실리콘막 13 : 식각정지막
14 : 제1하드마스크층 15 : 제2하드마스크층
16 : 비정질카본막 17 : 실리콘산화질화막
18 : 제1감광막 패턴 19 : 스페이서
20 : 제3하드마스크층 21 : 반사방지막
22 : 제2감광막 패턴

Claims (10)

  1. 셀 영역과 주변 영역을 포함하는 기판 상에 제1 및 제2하드마스크층을 형성하는 단계;
    상기 제2하드마스크층 상에 상기 셀 영역에는 패턴을 정의하고 동시에 상기 주변 영역의 일부 지역을 덮는 형태의 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 식각장벽으로 상기 제2하드마스크층을 식각하는 단계;
    식각된 상기 제2하드마스크층의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 제2하드마스크 패턴 사이를 매립하는 제3하드마스크층을 형성하는 단계;
    상기 제3하드마스크층을 평탄화 하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 제2 및 제3하드마스크층을 식각장벽으로 상기 제1하드마스크층을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1하드마스크층은 산화막으로 형성하고, 상기 산화막은 LPTEOS(Low Pressure Tetra Ethyle Ortho Silicate)을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제2 및 제3하드마스크층은 동일한 물질로 형성하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제2 및 제3하드마스크층은 폴리실리콘으로 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1감광막 패턴은 라인타입으로 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 제1감광막 패턴을 형성하는 단계에서,
    상기 주변 영역의 일부 지역을 덮는 형태는 상기 셀 영역에 형성된 패턴과 일정 간격을 갖고, 상기 간격은 상기 제2하드마스크층 식각시 로딩 효과의 영향을 받지 않는 범위로 조절하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 제1감광막 패턴을 형성하는 단계에서,
    상기 주변 영역의 일부 지역을 덮는 형태로 상기 셀 영역에 형성된 패턴과 일정 간격을 갖고, 상기 간격은 상기 제3하드마스크층의 평탄화 단계에서 상기 셀 영역의 에지가 어택을 받지 않는 범위로 조절하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제3하드마스크층을 평탄화 하는 단계는,
    상기 스페이서의 비대칭 부분이 제거되는 높이를 타겟으로 진행하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 스페이서를 제거하는 단계 전에,
    상기 제3하드마스크층을 포함하는 전체 구조 상에 상기 제3감광막 패턴을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 제3감광막 패턴은 상기 셀영역의 제2하드마스크층 및 제3하드마스크층을 분리하여 활성영역을 정의하고, 동시에 상기 주변 영역 역시 활성영역을 형성하기 위한 패턴을 정의하는 반도체 장치 제조 방법.
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