KR101093627B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 포토리소그라피 장비의 해상력 이상의 초미세 선폭을 갖는 도전패턴을 구비한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 절연막을 형성하는 단계; 상기 절연막을 일부 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서로 인해 노출된 상기 트렌치 저면 아래의 상기 희생막을 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역 측벽에 제2스페이서를 형성하는 단계; 상기 오픈영역을 일부 매립하는 도전막을 형성하는 단계; 및 상기 도전막 상에 상기 오픈영역을 매립하는 실링막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 초미세(Ultra minimun) 선폭을 갖는 도전패턴을 구비한 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 다양한 도전패턴들의 조합으로 구성되며, 도전패턴은 포토리소그라피 장비의 해상력에 따라 최소 선폭이 결정된다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 도전막(12) 및 하드마스크막(13)을 순차적으로 형성한다. 이어서, 포토리소그라피공정을 실시하여 하드마스크막(13) 상에 감광막패턴(14)을 형성한다.
도 1b에 도시된 바와 같이, 감광막패턴(14)을 식각장벽(etch barrier)으로 하드마스크막(13) 및 도전막(12)을 순차적으로 식각하여 도전패턴(15)을 형성한다. 이하, 식각된 하드마스크막(13) 및 도전막(12)의 도면부호를 '13A' 및 '12A'로 변경하여 표기한다.
다음으로, 도전패턴(15) 양측벽에 스페이서(16)를 형성한다.
상술한 종래기술에서는 포토리소그라피공정 능력이 도전패턴(15)의 최소 선폭 한계를 결정한다. 이러한 이유에서 좀더 작은 선폭의 도전패턴(15)을 구현하기 위해서는 고가의 포토리소그라피 장비를 이용하거나, 포토리소그라피 장비의 튜닝을 통해 장비 해상력 한계 이상의 선폭을 구현하는 방법을 사용하고 있다. 하지만, 상술한 방법들은 생산 단가의 증가 또는 불안정한 도전패턴(15)의 구현으로 공정 및 장치 측면에서 마진을 감소시키는 원인으로 작용하고 있으며, 이로 인해 제품개발의 어려움과 경쟁력 및 품질저하로 이어지는 악순환이 반복되는 문제점이 있다.
또한, 종래기술은 도전패턴(15)을 형성하기 위한 식각공정시 서로 다른 물성을 갖는 다수의 박막을 한번에 식각하기 때문에 도전패턴(15)이 사다리꼴 형태로 형성되는 문제점이 있다. 이는, 도전패턴(15) 사이의 간격을 감소시키고, 도전패턴(15) 사이에 형성되는 플러그(미도시)와 도전막(12A) 사이의 쇼트를 유발하는 원인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 포토리소그라피 장비의 해상력 이상의 초미세 선폭을 갖는 도전패턴을 구비한 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 플러그와의 쇼트를 방지할 수 있는 도전패턴을 구비한 반도체 장치의 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 절연막을 형성하는 단계; 상기 절연막을 일부 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서로 인해 노출된 상기 트렌치 저면 아래의 상기 절연막을 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역 측벽에 제2스페이서를 형성하는 단계; 상기 오픈영역을 일부 매립하는 도전막을 형성하는 단계; 및 상기 도전막 상에 상기 오픈영역을 매립하는 실링막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 이때, 상기 도전막은 게이트전극, 비트라인 및 금속배선으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 트렌치를 형성하는 단계는, 상기 절연막 상에 포토리소그라피 장비가 구현할 수 있는 최소선폭의 개구부를 갖는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 소정 두께 식각하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 희생막을 형성하는 단계; 상기 희생막을 일부 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서로 인해 노출된 상기 트렌치 저면 아래의 상기 희생막을 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계; 상기 오픈영역 측벽에 제2스페이서를 형성하는 단계; 상기 오픈영역을 일부 매립하는 게이트전극을 형성하는 단계; 상기 게이트전극 상에 상기 오픈영역을 매립하는 실링막을 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 게이트전극 양측 상기 기판에 접합영역을 형성하는 단계; 상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 관통하여 상기 접합영역과 연결되는 플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 희생막을 제거하기 이전에, 상기 희생막, 상기 제1스페이서, 상기 제2스페이서 및 상기 실링막에 대한 화학적기계적연마를 실시하는 단계를 더 포함할 수 있다.
상기 트렌치를 형성하는 단계는, 상기 희생막 상에 포토리소그라피 장비가 구현할 수 있는 최소선폭의 개구부를 갖는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 희생막을 소정 두께 식각하는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 트렌치 형성공정, 제1스페이서 형성공정, 오픈영역 형성공정 및 도전막(게이트전극) 형성공정을 순차적으로 진행함으로써, 포토리소그라피 장비로 구현할 수 있는 최소선폭보다 더 작은 초미세 선폭을 갖는 도전패턴을 형성할 수 있는 효과가 있다.
또한, 도전막(게이트전극)이 오픈영역에 매립되어 형성되고, 도전패턴이 역사다리꼴(또는 'T'자) 형태를 가짐으로써, 플러그 형성공정시 도전막과 플러그 사이의 쇼트를 방지할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 포토리소그라피 장비 해상력 이상의 초미세 선폭을 갖고, 플러그와의 쇼트를 방지할 수 있는 도전패턴을 구비한 반도체 장치의 제조방법을 제공한다. 이하의 실시예에서는 게이트패턴 형성방법을 예시하여 본 발명의 기술사항에 대하여 구체적으로 설명한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 활성영역(33)을 정의한다. 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다.
다음으로, 기판(31) 전면에 버퍼막(34)을 형성한다. 버퍼막(Buffer layer, 34)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 버퍼막(34)을 질화막으로 형성한다.
다음으로, 버퍼막(34) 상에 희생막(35)을 형성한다. 이때, 희생막(35)은 절연막으로 형성할 수 있으며, 버퍼막(34)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 일례로, 희생막(35)은 산화막으로 형성한다.
다음으로, 포토리소그라피공정을 실시하여 희생막(35) 상에 게이트예정지역을 오픈하는 개구부(36A)를 갖는 감광막패턴(36)을 형성한다. 이때, 개구부(36A)의 선폭(W1)은 포토리소그라피 장비가 구현할 수 있는 최소선폭을 갖도록 형성할 수 있다.
도 2b에 도시된 바와 같이, 감광막패턴(36)을 식각장벽(etch barrier)으로 희생막(36)을 일부(즉, 소정 두께) 식각하여 트렌치(37)를 형성한다. 이때, 트렌치(37)의 선폭은 감광막패턴(36)의 개구부(36A) 선폭(W1)과 동일하다.
다음으로, 감광막패턴(36)을 제거한 후에 트렌치(37) 측벽에 제1스페이서(38)를 형성한다. 제1스페이서(38)는 희생막(35)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 일례로, 제1스페이서(38)는 질화막으로 형성한다.
제1스페이서(38)는 후속 공정을 통해 형성될 게이트패턴이 포토리소그라피공정을 통해 구현할 수 있는 최소선폭보다 더 작은 선폭을 가질 수 있도록 트렌치(37)의 선폭을 감소시키는 역할을 수행한다. 이하, 제1스페이서(38)가 형성된 트렌치(37)의 선폭을 'W2'로 표기한다.
제1스페이서(38)는 트렌치(37)를 포함한 구조물 표면을 따라 일정한 두께의 절연막을 형성한 후에 전면식각공정(예컨대, 에치백)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 절연막의 두께는 후속 공정을 통해 형성될 게이트패턴의 선폭을 고려하여 조절할 수 있다.
도 2c에 도시된 바와 같이, 제1스페이서(38)를 식각장벽으로 노출된 트렌치(37) 저면 아래의 희생막(35) 및 버퍼막(34)을 순차적으로 식각하여 기판(31)을 노출시키는 오픈영역(39)을 형성한다. 이때, 오픈영역(39)은 제1스페이서(38)를 식각장벽으로 형성하기 때문에 제1스페이서(38)가 형성된 트렌치(37)의 선폭(W2)과 동일한 선폭을 갖는다.
여기서, 오픈영역(39)은 게이트패턴 특히, 게이트전극이 형성될 공간을 제공하기 위한 것으로, 제1스페이서(38)를 식각장벽으로 형성된 것이기 때문에 오픈영역(39) 내부에 형성되는 게이트전극은 포토리소그라피 장비로는 구현할 수 없는 소미세 선폭을 갖는다.
다음으로, 오픈영역(39)의 측벽에 제2스페이서(40)를 형성한다. 제2스페이서(40)는 희생막(35)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 제2스페이서(40)는 제1스페이서(38)와 동일한 물질로 형성할 수 있다. 일례로, 제2스페이서(40)는 질화막으로 형성한다.
제2스페이서(40)는 제1스페이서(38)와 더불어서 후속 공정을 통해 형성될 게이트패턴(특히, 게이트전극)의 선폭을 감소시키는 역할을 수행함과 동시에 게이트패턴의 측벽을 보호하는 게이트스페이서로 작용한다. 이하, 제2스페이서(40)가 형성된 오픈영역(39)의 선폭을 'W3'이라 표기한다. 여기서, 제2스페이서(40)가 형성된 오픈영역(39)의 선폭(W3)은 포토리소그라피 장비로 구현할 수 있는 최소선폭(즉, W1)보다 현저히 그 선폭이 감소한 것을 확인할 수 있다.
제2스페이서(40)는 오픈영역(39)을 포함한 구조물 표면을 따라 일정한 두께의 절연막을 형성한 후에 전면식각공정(예컨대, 에치백)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 절연막의 두께는 게이트패턴이 요구하는 게이트스페이서의 두께에 따라 조절할 수 있다.
도 2d에 도시된 바와 같이, 오픈영역(39)으로 인하여 노출된 기판(31) 표면에 게이트절연막(41)을 형성한다. 게이트절연막(41)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 게이트절연막(41) 상에 오픈영역(39)을 일부 매립하는 게이트전극(42)을 형성한다. 게이트전극(42)은 오픈영역(39)을 매립하도록 기판(31) 전면에 도전막을 증착한 후에 전면식각공정(예컨대, 에치백)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 오픈영역(39) 내부에 형성된 게이트전극(42)은 포토리소그라피 장비로 구현할 수 있는 최소선폭보다 작은 초미세 선폭을 가지며, 오픈영역(39)에 도전물질을 매립하는 방법으로 형성하기 때문에 종래와 같이 사다리꼴 형태로 형성되는 것을 원천적으로 방지할 수 있다.
다음으로, 게이트전극(42) 상에 나머지 오픈영역(39)을 매립하도록 실링막(43)을 형성한다. 실링막(43)은 희생막(35)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 실링막(43)은 제1 및 제2스페이서(38, 40)와 동일한 물질로 형성할 수 있다. 일례로, 실링막(43)은 질화막으로 형성한다.
상술한 공정과정을 통해 형성된 제1스페이서(38), 제2스페이서(40) 및 실링막(43)은 게이트하드마스크막(44)으로 작용한다. 게이트전극(42) 측벽에 위치하는 제2스페이서(40)는 게이트스페이서로 작용한다. 그리고, 게이트절연막(41), 게이트전극(42) 및 게이트하드마스크막(44)이 순차적으로 적층되고, 역사다리꼴(또는 'T'자) 형태의 게이트패턴(100)이 형성된다.
도 2e에 도시된 바와 같이, 화학적기계적연마(CMP)를 실시하여 게이트하드마스크막(44)의 높이를 조절한다. 이는, 게이트패턴(100)의 높이를 감소시켜 후속 공정(특히, 플러그 형성공정)에 대한 난이도를 감소시키기 위함이다. 이하, 높이가 조절된 게이트하드마스크막(44)의 도면부호를 '44A'로 변경하여 표기한다.
도 2f에 도시된 바와 같이, 희생막(35) 및 버퍼막(34)을 제거한다. 희생막(35)은 습식식각을 통해 제거할 수 있다. 일례로, 희생막(35)은 불산용액(HF) 또는 BOE(Buffered Oxide Etchant)을 이용한 딥아웃(Dip out)을 통해 제거한다. 버퍼막(34)은 건식식각법을 사용하여 제거할 수 있다. 이때, 버퍼막(34)은 기형성된 게이트하드마스크막(44A) 및 게이트스페이서(즉, 제2스페이서(40))에 비하여 상대적으로 얇은 두께를 갖기 때문에 버퍼막(34)을 제거하는 과정에서 게이트하드마스크막(44A) 및 게이트스페이서가 손실될 수 있으나, 반도체 장치의 특성에 영향을 미치지 않는다.
다음으로, 게이트패턴(100) 양측 기판(31)에 불순물을 이온주입하여 접합영역(45)을 형성한다. 이때, 접합영역(45)은 게이트패턴(100)은 역사다리꼴(또는 'T'자) 형태를 갖기 때문에 경사이온주입(Tilt Imp.)으로 형성한다.
도 2g에 도시된 바와 같이, 게이트패턴(100)을 덮도록 기판(31) 전면에 층간절연막(46)을 형성한 후에 층간절연막(46)을 관통하여 접합영역(45)에 연결되는 플러그(48)를 형성한다. 이때, 게이트패턴(100)이 역사다리꼴 형태를 갖기 때문에 플러그(48)를 형성하는 과정에서 게이트전극(42)과 플러그(48) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
상기에서는 게이트패턴 형성방법을 예시하여 설명하였으나, 본 발명의 기술 사항은 게이트패턴 이외에 비트라인 또는 금속배선 형성방법에도 적용할 수 있다. 그리고, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 버퍼막
35 : 희생막 36 : 감광막패턴
36A : 개구부 37 : 트렌치
38 : 제1스페이서 39 : 오픈영역
40 : 제2스페이서 41 : 게이트절연막
42 : 게이트전극 43 : 실링막
45 : 접합영역 46 : 층간절연막
48 : 플러그 100 : 게이트패턴
44, 44A : 게이트하드마스크막

Claims (11)

  1. 기판상에 절연막을 형성하는 단계;
    상기 절연막을 일부 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 제1스페이서를 형성하는 단계;
    상기 제1스페이서로 인해 노출된 상기 트렌치 저면 아래의 상기 절연막을 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계;
    상기 오픈영역 측벽에 제2스페이서를 형성하는 단계;
    상기 오픈영역을 일부 매립하는 도전막을 형성하는 단계; 및
    상기 도전막 상에 상기 오픈영역을 매립하는 실링막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 절연막 상에 포토리소그라피 장비가 구현할 수 있는 최소선폭의 개구부를 갖는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 절연막을 소정 두께 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도전막은 게이트전극, 비트라인 및 금속배선으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1스페이서, 상기 제2스페이서 및 상기 실링막은 상기 절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1스페이서, 상기 제2스페이서 및 상기 실링막은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
  6. 기판상에 희생막을 형성하는 단계;
    상기 희생막을 일부 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 제1스페이서를 형성하는 단계;
    상기 제1스페이서로 인해 노출된 상기 트렌치 저면 아래의 상기 희생막을 식각하여 상기 기판을 노출시키는 오픈영역을 형성하는 단계;
    상기 오픈영역 측벽에 제2스페이서를 형성하는 단계;
    상기 오픈영역을 일부 매립하는 게이트전극을 형성하는 단계;
    상기 게이트전극 상에 상기 오픈영역을 매립하는 실링막을 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 게이트전극 양측 상기 기판에 접합영역을 형성하는 단계;
    상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하여 상기 접합영역과 연결되는 플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 희생막을 제거하기 이전에,
    상기 희생막, 상기 제1스페이서, 상기 제2스페이서 및 상기 실링막에 대한 화학적기계적연마를 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 희생막 상에 포토리소그라피 장비가 구현할 수 있는 최소선폭의 개구부를 갖는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 희생막을 소정 두께 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 접합영역은 불순물을 상기 기판에 경사이온주입하여 형성하는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1스페이서, 상기 제2스페이서 및 상기 실링막은 상기 희생막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1스페이서, 상기 제2스페이서 및 상기 실링막은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
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US20100025758A1 (en) 2008-07-31 2010-02-04 Hynix Semiconductor Inc. Method of manufacturing high-integrated semiconductor device and semiconductor device manufactured using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090230466A1 (en) 2008-03-13 2009-09-17 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
JP2009253273A (ja) 2008-04-10 2009-10-29 Hynix Semiconductor Inc 高集積半導体装置内の垂直型トランジスタの製造方法
US20100025758A1 (en) 2008-07-31 2010-02-04 Hynix Semiconductor Inc. Method of manufacturing high-integrated semiconductor device and semiconductor device manufactured using the same

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