KR20000004553A - 반도체 소자의 소자분리방법 - Google Patents

반도체 소자의 소자분리방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 STI 공정에 관한 것이며, 트랜치 형성시에 하부가 상부보다 적어도 1단차 이상 좁게 형성함으로써, 보다 넓은 금속콘택 마진을 확보하여 메탈콘택의 미스얼라인으로 인한 메탈과 웰간에 쇼트를 방지할 수 있다.

Description

반도체 소자의 소자분리방법
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 0.25㎛ 이하의 차세대 고집적 소자의 디자인 룰에 적용되는 얕은 깊이의 트랜치를 이용한 소자분리(Shallow Trench Isolation ; 이하 STI 라 칭함) 공정에 관한 것이다.
STI(Shallow Trench Isolation)공정은 버즈빅이 없다는 장점과 수직(vertical) 한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다.
그러나, 종래의 STI 공정에서 금속 콘택이 미스얼라인되면 플러그 이온주입을 진행해도 메탈콘택이 웰과 쇼트되어 페일(Fail)이 발생된다. 이는 STI가 수직으로 만들어지기 때문에 플러그 주입을 해도 다결정 실리콘 표면에 수직인 부분은 도핑되지 않기 때문이다. 즉, 도 1에 보여진 바와 같이, 메탈콘택에 미스얼라인되는 경우에, N+ 이온주입을 실시해도 점선으로 그려진 원에서 보여지는 부분에서는 N+ 이온 도핑이 되지 않아 메탈과 P웰간에 쇼트가 발생된다. 따라서, 이러한 현상을 방지하기 위해서는 STI공정 진행시에 메탈콘택마진을 보다 많이 확보할 필요가 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 메탈콘택의 마진을 확보하기 위한 STI공정을 제시하는 것을 목적으로 한다.
도 1은 종래 기술에 있어서, 메탈콘택이 미스얼라인된 상태를 도시하는 단면도이다.
도 2a 내지 도 2j는 본 발명에 따른 소자분리방법을 도시하는 단면도들이다.
도 3은 이온주입 영역이 제거된 상태를 도시하는 주사전자현미경(SEM)사진이다.
도 4는 종래기술에 따른 소자분리 상태를 도시하는 단면도이다.
상기 목적을 달성하기 위해 본 발명은
반도체 기판에 소자분리용 스페이서를 형성하고,
상기 스페이서를 마스크로 이온주입공정을 실시하여, 소자분리 영역에 이온주입 플러그를 형성하는 단계와,
상기 스페이서를 마스크로 하여 소자분리 영역에 트랜치를 형성하는 단계와,
상기 이온주입 플러그를 제거하는 단계와,
상기 결과물 전면에 트랜치 산화막을 증착한 후, 소정두께로 식각하여 소자 분리막을 형성하는 단계로 이루어진 소자분리 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 소자분리 공정을 도시하는 단면도들이다.
먼저, 실리콘 기판(100)상에 패드산화막(102) 및 질화막(104)을 차례로 형성한다.(도 2a)
이어서, 상기 질화막(104) 상부에 감광막 패턴(106)을 도포하고 이를 마스크로 하여 상기 질화막을 패터닝하여, 질화막 패턴(104′)을 형성한다(도2b)
상기 감광막 패턴(106)을 제거한 후, 상기 결과물 상부에 산화막을 도포하고 이를 블랭켓 식각하여 상기 질화막 패턴(104′)의 측벽에 스페이서(108)를 형성한다.(도 2c)
이어서, 상기 스페이서(108)을 마스크로 하여 P이온을 주입하고, 어닐링하여 P이온주입 영역(110)을 형성한다. (도 2d)
상기 스페이스(108)을 마스크로 하여 상기 패드 산화막(102) 및 다결정 실리콘 기판(100)을 식각하여 STI 영역(112)을 형성한다.(도 2e)
습식 식각을 실시하여 P이온 주입 영역을 제거한다.(도 2f) 이로써, 하부가 상부보다 1단 좁은 형태의 트랜치(112)가 형성된다. 도 3은 이온주입 영역이 제거된 상태를 도시하는 주사전자현미경(SEM) 사진이다.
상기 트랜치(112)에 트랜치 산화막(114)을 충진한 후, 어닐링을 실시한다.(도 2g)
이어서, 상기 질화막 패턴(104′)을 식각 스토퍼로 하여 상기 트랜치 산화막(114) 및 상기 스페이서(108)를 식각한다.(도 2h)
그리고 나서, 습식 식각으로 상기 트랜치 산화막(114′)과 상기 스페이서(108′)의 상부를 추가 식각한다.(도 2i)
이어서, 상기 질화막 패턴(104′)을 제거한다.(도 2j) 그 후, 게이트 산화막을 형성하는 등의 통상의 소자 분리 공정을 수행한다.
이러한 공정에 따르면, 도 2h에 보여진 바와 같이, 트랜치의 상부와 하부의 단차가 c가 된다. 이는 종래의 STI공정에 의해 형성된 소자분리막을 도시한 도 4와 비교하면, 상부와 하부간의 단차 c만큼 콘택 마진 더 확보되는 것이다. 이때, 도 3에 있어서, 도 2a 내지 도2h에 도시된 것과 동일한 참조번호는 동일부재를 나타낸다.
본 발명의 실시예에서는 1단차를 갖는 트랜치에 대해서만 설명하고 있으나, 2단차 이상을 갖는 트랜치를 형성하는 경우도 본 발명의 범위에 포함된다.
이러한 STI공정으로써, 금속콘택 마진을 보다 많이 확보할 수 있으므로, 메탈콘택의 미스얼라인으로 인한 메탈과 웰간에 쇼트를 방지할 수 있다.

Claims (6)

  1. (a)반도체 기판상에 소자분리용 스페이서를 형성하는 단계와,
    (b)상기 스페이서를 마스크로 이온주입공정을 실시하여, 상기 소자분리영역에 이온주입 플러그를 형성하는 단계와,
    (c)상기 스페이서를 마스크로 상기 반도체 기판을 식각하여, 소자분리 영역에 트랜치를 형성하는 단계와,
    (d)상기 이온주입 플러그를 제거하는 단계와,
    (e)상기 결과물 전면에 트랜치 산화막을 증착한 후, 소정두께로 식각하여 소자분리막을 형성하는 단계롤 포함하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  2. (a)반도체 기판 전면에 패드산화막 및 질화막을 차례로 형성하는 단계와,
    (b)소자분리영역의 질화막을 제거하여 질화막 패턴을 형성하고, 상기 질화막 패턴의 내측벽에 스페이서를 형성하는 단계와,
    (c)상기 스페이서를 마스크로 이온주입공정을 실시하여 소자분리영역에 이온주입 플러그를 형성하는 단계와,
    (d)상기 스페이서를 마스크로 상기 반도체 기판의 소자분리영역을 식각하여 트랜치를 형성하는 단계와,
    (e)상기 이온주입 플러그를 제거하는 단계와,
    (f)상기 결과물 전면에 트랜치 산화막을 소정두께로 증착하는 단계와,
    (g)상기 트랜치 산화막 및 상기 스페이스를 소정두께로 식각하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  3. 제2항에 있어서, 상기 (c)단계는 이온주입 후에 어닐링을 실시하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  4. 제2항에 있어서, 상기 (f)단계 후에 어닐링을 실시하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  5. 제2항에 있어서, 상기 (e)단계는 습식 식각에 의해 수행되는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  6. 제2항에 있어서, 상기 스페이서는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 소자분리 방법.
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