WO2014084682A1 - 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

Info

Publication number
WO2014084682A1
WO2014084682A1 PCT/KR2013/011036 KR2013011036W WO2014084682A1 WO 2014084682 A1 WO2014084682 A1 WO 2014084682A1 KR 2013011036 W KR2013011036 W KR 2013011036W WO 2014084682 A1 WO2014084682 A1 WO 2014084682A1
Authority
WO
WIPO (PCT)
Prior art keywords
mother substrate
undercut
etching
substrate
wedge
Prior art date
Application number
PCT/KR2013/011036
Other languages
English (en)
French (fr)
Inventor
김성동
Original Assignee
Kim Sungdong
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020120140808A external-priority patent/KR20130005254A/ko
Application filed by Kim Sungdong filed Critical Kim Sungdong
Publication of WO2014084682A1 publication Critical patent/WO2014084682A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present invention relates to a method of peeling a semiconductor thin film from a mother substrate and a method of manufacturing a semiconductor device using the same.
  • Semiconductor materials of single crystal structure are typically provided in the form of a wafer.
  • the wafer has a thickness of approximately several hundred micrometers, but in practice the part used in the product is an area of tens of micrometers thick on the top surface.
  • a technique of reusing a mother substrate by peeling the semiconductor layer from the wafer has been proposed. For example, several techniques called Smart-cut, Eltran, epitaxial layer lift-off (ELO) or Controlled Spalling Technology have been proposed for the implementation of such wafer stripping.
  • Some of the technical problems of the present invention are to provide methods for peeling thin films from a mother substrate and a manufacturing apparatus therefor.
  • Some of the technical problems of the present invention are to provide a method for manufacturing a semiconductor device including the peeling process.
  • the semiconductor thin film may be peeled from the mother substrate using thermal expansion of the wedge pattern or by using horizontal etching techniques using Lorentz forces.
  • the mother substrate can be reused.
  • semiconductor devices can be fabricated on large area process substrates that do not have dependence on the provided mother substrate size and shape.
  • the peeled semiconductor thin film as a result of the use of the peeled semiconductor thin film, 1) a reduction in manufacturing cost, 2) an increase in production yield, 3) reuse of a wafer, 4) a reduction in the thickness of the three-dimensional semiconductor device And 5) technical effects such as implementation of a high performance semiconductor device.
  • FIG. 1 is a flow chart illustrating a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
  • 3 to 9 are cross-sectional views showing steps of a peeling process and a superstructure process according to the first embodiment of the present invention.
  • FIG 13 and 14 are diagrams provided to explain some of the technical features associated with the process substrate according to the embodiments of the present invention.
  • 15 and 16 are cross-sectional views showing steps of a peeling process according to a second embodiment of the invention.
  • 17 is a diagram exemplarily showing the principle of the second embodiment of the present invention.
  • 18 to 21 are diagrams exemplarily illustrating manners of movement of a mother substrate according to embodiments of the present invention.
  • 22 and 23 illustrate a part of a manufacturing apparatus for a peeling process according to a second embodiment of the present invention.
  • 24 to 26 are cross-sectional views schematically showing a method of forming a peeled semiconductor layer according to a third embodiment of the present invention.
  • 27 and 28 are views provided to explain some aspects of a semiconductor device according to example embodiments.
  • 29 through 38 illustrate a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention.
  • 39 to 42 are cross-sectional views illustrating exemplary semiconductor devices that may be implemented through the above-described method.
  • 43 to 50 are flowcharts illustrating manufacturing methods according to a third exemplary embodiment of the present invention.
  • 51 is a schematic cross-sectional view of a three-dimensional semiconductor device according to the third embodiment of the present invention.
  • FIG. 52 is a schematic diagram illustrating an electronic product including a memory device according to the present invention.
  • a film (or layer) when it is mentioned that a film (or layer) is on another film (or layer) or substrate, it may be formed directly on another film (or layer) or substrate or a third film between them. (Or layers) may be interposed.
  • the size and thickness of the components of the drawings may be exaggerated for clarity.
  • terms such as first, second, and third may be used to describe various regions, films (or layers), and the like, but these regions and films may be used by such terms. It should not be limited. These terms may only be used to distinguish any given region or film (or layer) from other regions or films (or layers).
  • the film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in other embodiments.
  • Each embodiment described and illustrated herein also includes its complementary embodiment.
  • the expression 'and / or' is used herein to mean at least one of the components listed before and after. Portions denoted by like reference numerals denote like elements throughout the specification.
  • the mother substrate described herein may mean a conventional semiconductor wafer. However, embodiments of the present invention are not limited thereto.
  • the mother substrate may be provided in the form of a plate or column of circular, square or polygonal having a thickness of 1 mm or more.
  • the mother substrate may be formed of single crystal silicon, but embodiments of the present invention are not limited to a specific material or a specific crystal structure of the mother substrate.
  • the mother substrate may be a material exhibiting semiconductor characteristics (for example, group 4 semiconductors such as C, Si, and Ge, binary element 4 group semiconductors such as SiC, binary 3 such as InP, GaAs, or GaN). -VIII compound semiconductor, etc.).
  • the mother substrate may be formed of a material having a crystal structure such as sapphire.
  • FIG. 1 and 2 are flowcharts illustrating a method of manufacturing a semiconductor device in accordance with embodiments of the present invention.
  • a semiconductor device may be manufactured through a lower structure process S1, a peeling process S2, an upper structure process S3, and a package process S4. As will be described in more detail with reference to FIGS. 3 to 17 below, during the peeling process S2, the thin film may be peeled from the mother substrate.
  • the semiconductor device may include active devices (for example, transistors) that are implemented using the exfoliated thin film, or an integrated circuit formed therefrom.
  • the thin film may be variously used as a photoelectric conversion layer of a solar cell, an active layer of a light emitting diode, a waveguide or optical components of a photonic device, a thin film for applying MEMS technology, and the like.
  • the thin film or the mother substrate is a single crystal silicon wafer
  • the semiconductor device is a semiconductor chip including a silicon integrated circuit. It will be explained how the present invention can be used.
  • the peeling process S2 may be performed between the lower and upper structure processes S1 and S3.
  • the lower structure process (S1) may include forming predetermined fine patterns on the mother substrate.
  • the fine patterns may include transistors implemented through a conventional CMOS process.
  • the fine patterns may include wirings connecting the transistors.
  • the substructure process S1 may be a so-called shear process (FEOL), and the result may be in the form of a finished chip (in the stage just before singulation).
  • the peeling process S2 may be performed before the lower structure process S1.
  • the peeling process S2 may be performed on a bare wafer, and all the steps of the shearing process FEOL may be performed substantially after the peeling process S2.
  • the steps between the peeling process S2 and the package process S4 may be performed not on the mother substrate but on a process substrate to which the peeled thin film is attached.
  • a substrate replacement step of attaching the peeled thin film to the process substrate may be further performed after the peeling process S2.
  • the peeling process S2 may be performed as part of the substrate replacement step.
  • the upper structure process (S3) may be performed on the peeled thin film, and the structure formed therefrom may be variously modified according to the structure, function, and / or purpose of the intended semiconductor device. For example, when transistors are formed through the substructure process S1, a wiring structure (such as in-chip metal wiring, TSV and / or redistribution connecting the transistors) or a single crystal semiconductor (such as resistive memory elements) Fine electronic elements that do not necessarily require may be formed through the upper structure process (S3). However, when the lower structure process S1 includes all steps of the shearing process FEOL, in some embodiments, the upper structure process S3 may be omitted.
  • FIGS. 10 and 11 are cross-sectional views showing variations of the first embodiment.
  • the peeling process is It may be performed more easily than in the case of the (100) silicon wafer to be described below.
  • the mother substrate WF is patterned to form at least one undercut region UC.
  • the undercut region UC may be formed to be spaced apart from an upper surface of the mother substrate WF.
  • the undercut region UC may be formed such that the depth D1 of its vertical center (eg, A) can be in the range of approximately 200 nm to 50 ⁇ m from the upper surface of the mother substrate WF. Can be.
  • the undercut area UC may be formed to have sidewalls tapered outward.
  • the sidewall profile of the undercut region UC may have a V-shape, as shown in the cross-sectional view of FIG. 5.
  • the passivation layer PL is formed on the mother substrate WF, and the recess is formed by patterning the mother substrate WF. And forming spacers SP on sidewalls of the recess RR.
  • a pair of recesses RR are shown, but their width W1 and the spacing W2 therebetween may be configured differently than shown.
  • the width W1 of the recesses RR may be between about several tens of nm to several hundred um, and the interval W2 therebetween may be between several um to several cm.
  • the recess RR may be formed by a method of dry anisotropic etching.
  • the recess RR may be formed using a reactive ion etching process or a Bosch process.
  • other etching techniques such as a method such as wet anisotropic etching or wet isotropic etching may be used to form the recess RR.
  • the method may include forming an etch stop layer ES on the bottom thereof.
  • the etch stop layer ES may be formed by filling the recess and then recessing it.
  • the etch stop layer ES may include at least one of silicon oxide, silicon nitride, an organic material, a high concentration of semiconductor material, or inert metal materials (such as Pt, Au, Ag, etc.). Can be.
  • the etch stop layer ES may be omitted as shown in FIG. 10, depending on the material and the crystal direction of the mother substrate to be used.
  • the undercut UC may be formed using an etching method using a difference in etching speed according to a crystal direction.
  • the undercut UC may be formed using at least one of alkali metal hydroxides, ethylenediamine, gallic acid, or hydrazine.
  • TMAH Tetramethyl ammonium hydroxide, (CH 3 ) 4 NOH or Tetraethyl ammonium hydroxide (C 2 H 5 ) 4 NOH
  • KOH-IPA potassium hydroxide isopropyl alcohol
  • EDP Ethylenediamine pyrocatechol
  • potassium hydroxide KOH And / or wet anisotropic etching techniques using at least one of Amine Gallates can be used to form the undercut (UC).
  • ⁇ 111 ⁇ -planes function as an etch stop.
  • the undercut UC may be formed to have inclined sidewalls composed of ⁇ 111 ⁇ -planes and a wedge shaped valley A defined by these inclined sidewalls.
  • the forming of the undercut UC may further include an additional etching step performed using or using at least one of alkali metal hydroxides, ethylenediamine, gallic acid, or hydrazine.
  • the formation of the spacer (SP) and the recess (RR) may be one of methods for controlling the depth (D1) from the upper surface of the mother substrate (WF) to the wedge-shaped bone (A).
  • the depth D1 of the wedge-shaped bone A can be controlled through various other methods.
  • an etching process for forming the undercut UC may be performed after forming the recess RR of FIG. 3 without forming the spacer SP.
  • the etching process for forming the undercut UC may expose the upper surface of the mother substrate WF by patterning the passivation layer PL without forming the recess RR. The step may be followed by a step.
  • the exposed surface of the mother substrate WF may be isotropically etched by a wet or dry method.
  • the isotropic etching may be performed to form the undercut (UC) or additionally before or after the wet anisotropic etching step.
  • these other methods have technical considerations regarding the crystal direction of the mother substrate WF used, the direction and shape of the recess RR, and the etching characteristics used in the etching process for forming the undercut area UC. It can be performed based on.
  • wedge patterns WP filling the undercut UC are formed.
  • the wedge patterns WP may be a material exhibiting a different volume expansion rate from that of the mother substrate WF by a predetermined external magnetic pole or a change in a physical environment.
  • the wedge patterns WP may be a material having a coefficient of thermal expansion greater than that of the mother substrate WF, but in another embodiment, a coefficient of thermal expansion smaller than that of the mother substrate WF. It may be a material having.
  • the mother substrate WF is silicon
  • copper, epoxy, polymer, and / or silicone resin may be used as the wedge pattern WP, but for the wedge pattern WP, The material is not limited thereto.
  • the material for the wedge pattern WP and its forming process may be combined with a corresponding semiconductor device as illustrated below. It may be chosen taking into account the unique technical requirements involved.
  • the barrier film BL for preventing contamination may have the wedge pattern WP. It may be additionally formed before forming.
  • the barrier film BL may be omitted.
  • the barrier layer BL may be formed between the wedge pattern WP and the mother substrate WF and / or the wedge pattern WP and the etch stop layer It may be provided for easy separation between ES). For this easy separation, prior to forming the wedge pattern WP, a predetermined surface treatment process may be performed on the exposed surface of the mother substrate WF.
  • the wedge pattern WP may be locally formed near the lower region of the recess RR (ie, the undercut UC), as shown in FIG. 6.
  • the film constituting the wedge pattern WP may be formed to cover a top surface and / or a bottom surface of the mother substrate WF with a predetermined thickness (eg, 10 nm to 5 mm). It may be.
  • the wedge pattern WP may be removed from the recess RR and localized to the undercut UC.
  • the wedge pattern WP may be removed from the recess RR through an anisotropic etching step to have a structure substantially defined in the undercut area UC.
  • an external stimulus may be applied or a change in the physical environment, which may cause volume expansion of the wedge pattern WP.
  • the wedge pattern WP is a material having a thermal expansion coefficient greater than that of the mother substrate WF
  • a method of heating the mother substrate WF including the wedge pattern WP may be used.
  • a method of cooling the resultant provided with the wedge pattern WP from high temperature to low temperature may be used.
  • a force acting on the mother substrate WF can be generated from WP (hereinafter, referred to as a wedge process).
  • thermal expansion of the wedge pattern WP may generate a stress applied to the mother substrate WF. Since the force or stress applied to the mother substrate WF from the wedge pattern WP is applied through the inclined sidewalls of the undercut UC, cracks may occur in the wedge-shaped bone A. FIG. As the volume expansion of the wedge pattern WP proceeds, the inclined sidewalls defining the undercut UC increase in force toward the mother substrate WF.
  • the surface layer (hereinafter, the peeling layer) of the mother substrate WF positioned on the undercut UC may be vertically separated from the lower portion of the mother substrate WF as shown in FIG. 7. .
  • such separation may refer to the breaking phenomenon of continuity of the crystal structure rather than spatial separation.
  • such separation may occur over the entire mother substrate, but the peeling layer (ESL) and the mother substrate (WF) may have at least one localized portion that intentionally or unintentionally has continuity of crystal structure. Even when the unseparated region exists, the peeling layer ESL may be easily spatially separated from the mother substrate WF by a force applied through the carrier CR.
  • an external stimulus eg, ultrasonic wave
  • WF mother substrate
  • another physical environment eg, pressure
  • the lower part of the mother substrate WF separated as a result of the wedge process may be reused after the surface planarization process.
  • the wedge process may be performed in a state in which it is attached to the carrier CR, as shown in FIG. 8.
  • the carrier CR may be a means used temporarily to transfer the peeling layer ESL separated from the mother substrate WF to a process substrate PS to be described later (that is, for the above-described substrate replacement step). Can be.
  • the carrier CR may be a rigid body having a sufficient thickness to prevent bending of the peeling layer ESL.
  • the gap fill layer GF and / or the first adhesive layer GL1 filling the recess RR may be formed between the carrier CR and the peeling layer ESL.
  • the volume expansion of the wedge pattern (WP) is caused by the thermal environment change
  • the volume change of the wedge pattern WP may be implemented through ultrasonic waves, electric field / magnetic field change, pressure, or chemical methods.
  • such external environmental changes may be implemented through localized methods (eg, lasers) or applied to the entire area of the mother substrate (WF).
  • the presence of the etch stop layer ES may contribute to preventing cracks formed vertically through the bottom of the recess RR due to the volume change of the wedge pattern WP.
  • the etch stop layer ES when the etch stop layer ES is omitted, the wedge-shaped bone A is formed at the bottom of the recess RR toward the bottom of the mother substrate WF. Can result in the generation of vertical cracks.
  • the etch stop layer ES when the etch stop layer ES is absent, the recess RR extends downward to the etch stop by the ⁇ 111 ⁇ plane while the undercut region UC is formed, and thus reused. It is possible to reduce the effective thickness of the mother substrate.
  • the etch stop layer ES may have a width wider than an interval between the spacers SP. For example, before forming the etch stop layer ES, extending the lower width of the recess RR may be further performed.
  • the etch stop layer ES may have a high concentration of impurities (for example, boron) after forming the recess RR, for example. It may be formed through the method of doping with.
  • the presence of the wedge-shaped bone A facilitates the crack generation.
  • the crack generation may depend not only on the sidewall profile of the undercut UC but also on the horizontal depth of the undercut region UC.
  • the formation of the wedge-shaped bone A or the wet anisotropic etching step for forming it may be variously modified.
  • expansion of the wedge pattern WP may cause generation of the crack and horizontal propagation. In this case, the generation of the wedge bone (A) can be omitted.
  • the peeling layer ESL is transferred to an upper portion of the process substrate PS using the carrier CR, and then an upper surface of the process substrate PS using a second adhesive layer GL2. It can be attached to. Thereafter, the carrier CR, the first adhesive layer GL1, the gap fill layer GF, the barrier layer BL, the wedge pattern WP, and / or the protective layer PL are removed.
  • the peeling layer ESL may be exposed.
  • a planarization process may be further performed on the process substrate PS to improve uniformity at the height of the peeling layer ESL.
  • heat treatment steps such as annealing or recrystallization may be performed on the structure including the peeling layer (ESL) (eg, after the separation process).
  • the lower structure process S1 and / or the upper structure process S3 described with reference to FIGS. 1 or 2 may be carried out to provide a structure (eg, a structure intended for or on the peeling layer ESL). , Integrated circuits).
  • a structure eg, a structure intended for or on the peeling layer ESL. , Integrated circuits.
  • the recess RR may be formed on a region to be used as a scribe lane later, or formed in at least one of regions to be used as a chip.
  • the shape of the recess RR may be formed to have a side parallel to one side of the chip region (for example, RR1, RR2, and RR5), or to have an inclination of approximately 30 to 45 degrees (eg, For example, RR3 and RR4) may be formed.
  • the shape and position of the recess RR may be related to the size of the semiconductor chip, the crystallographic direction of the mother substrate WF, the difference in the etching rate in the wet anisotropic etching, and the volume expansion of the wedge pattern WP. It may be variously modified in consideration of the magnitude of the stress, and / or the distance at which the crack can effectively propagate.
  • the recess RR may be formed at positions where an electrode (for example, a connection structure similar to a conventional TSV) vertically penetrating the peeling layer ESL is to be formed.
  • FIG 13 and 14 are diagrams provided to explain some of the technical features associated with the process substrate according to the embodiments of the present invention.
  • the process substrate PS may include a heating structure configured to heat its top surface locally, selectively or globally.
  • the heating structure may be heated using a Joule-heating method, for which the process substrate PS may further include a high resistance heating film and a wiring structure for supplying electricity thereto. Can be.
  • the structure including the peeling layer ESL may be separated from the process substrate PS before the package process S4, and the heating structure may make such separation selectively and easy.
  • the second adhesive layer GL2 should be a material to which a high temperature process may be applied.
  • the process substrate PS includes a heating structure, it may be possible to selectively and quickly separate the second adhesive layer GL2.
  • the carrier CR may also be configured to have such a heating structure.
  • the process substrate PS may be configured to have a larger area than each of the mother substrate WF.
  • the number of semiconductor chips processed in each of the steps of the lower structure process S1 and / or the upper structure process S3 may be significantly increased.
  • the process substrate PS since the process substrate PS does not have a dependency on the shape of the ingot (as in the wafer), it may be provided in the form of a square or a square (but not limited thereto). In this case, as in the disk-shaped wafer, the area which cannot be used as a semiconductor chip can be greatly reduced.
  • the process substrate PS having a large effective area can be used for fabricating a semiconductor device because the thin film can be peeled from the mother substrate through the above-described peeling process S2. That is, as a result of the peeling process according to the embodiments of the present invention, it is possible to use the process substrate PS having a large effective area.
  • FIG. 15 and 16 are cross-sectional views showing steps of a peeling process according to a second embodiment of the invention
  • FIG. 17 is a diagram illustratively showing the principle of a second embodiment of the present invention.
  • the lower sidewall of the recess RR is horizontally etched using an ionized or charged etching gas.
  • an ionized or charged etching gas moves in the magnetic field
  • Lorentz forces are applied to them.
  • the magnetic field B has a direction perpendicular to the upper surface of the mother substrate WF
  • the charged etching gas moves in a direction parallel to the upper surface of the mother substrate WF
  • the force applied to the charged etching gas has a direction perpendicular to both the magnetic field B and the direction of movement.
  • the inner wall of the recess RR serves as a potential barrier defining a spatial position of the ionized etching gas. Therefore, when the mother substrate WF is moved, the direction of the force acting on the charged etching gas may be a direction parallel to the upper surface of the mother substrate WF. This means that when the mother substrate WF is moved in the magnetic field B, the charged etching gas is accelerated toward the sidewall of the recess RR.
  • a vertical separation region VDR may be formed under the spacer SP to enable the peeling layer ESL to be separated from the mother substrate WF.
  • the thickness of the vertical separation region VDR may be defined by a vertical gap between the spacer SP and the etch stop layer ES.
  • the etching profile may be different from that shown in FIG. 16.
  • the etching speed in the direction parallel to the upper surface of the mother substrate WF is larger than the etching speed in the direction perpendicular to the upper surface of the mother substrate WF, substantial etching anisotropy It is possible to secure.
  • 18 to 21 are diagrams exemplarily illustrating manners of movement of the mother substrate WF according to embodiments of the present invention.
  • 18 to 21 may be drawings based on a laboratory coordinate system or a coordinate system having a source of the magnetic field as an origin.
  • the etching equipment may be configured to implement a translational reciprocating motion of the mother substrate WF as shown in FIG. 18, or may be configured to implement a rotational motion of the mother substrate WF as shown in FIGS. 19 to 21. .
  • the center of rotation may be located inside the mother substrate (ie, rotating), and in FIG. 20, the center of rotation may be located outside of the mother substrate (ie, rotating).
  • the etching equipment may be configured to implement a rotational motion in which rotation and revolution are combined.
  • the movement speed v (t) and / or rotational angular velocity ⁇ (t) of the mother substrate WF may be adjusted based on consideration of uniformity of the etching process and ion bombardment characteristics. Can be.
  • the etching equipment may be configured to implement a protective film deposition step as in the Bosch process.
  • supplying the charged etching gas to the lower region of the recess RR and etching the sidewall of the recess RR may be performed under different conditions, and these steps may alternately be performed. Can be implemented.
  • the peeling method using the wedge pattern described with reference to FIGS. 3 to 11, can be used in conjunction with the peeling method using the magnetic field (B).
  • forming the undercut UC of FIG. 5 may be formed using the peeling process of FIGS. 15 and 16.
  • 22 and 23 illustrate a part of a manufacturing apparatus for a peeling process according to a second embodiment of the present invention.
  • the magnetic field may be generated using a magnetic field generating device (eg, a magnet) positioned above or below the mother substrate WF.
  • a magnetic field induction device eg, a coil
  • Their vertical / horizontal position and arrangement can vary. For example, techniques applied in ICP etcher or betatron and the like can be used to implement the etching method according to the present invention, the contents disclosed in the known documents are included as part of the present invention.
  • 24 to 26 are cross-sectional views schematically showing a method of forming a peeled semiconductor layer according to a third embodiment of the present invention.
  • the recess regions RR may be anisotropically etched using the mother substrate WF as an etching mask. Form. Subsequently, sidewall protection patterns SPP are formed on sidewalls of the recess regions RR.
  • the mother substrate WF may be a silicon wafer.
  • the upper protective patterns TTP may be formed to have a width of about 1 micrometer to about 100 ⁇ m.
  • the recess regions RR may be formed to have a width of approximately 1 micrometer to 50 um.
  • the upper protective patterns TTP may be formed to have a shape of a plurality of stripes or at least a portion thereof to have a net shape.
  • the upper protective patterns TTP may be formed to have substantially the same width, but is not limited thereto.
  • the mother substrate WF is etched in the horizontal direction by using the upper and sidewall protection patterns TTP and SPP as an etching mask.
  • the horizontal etching process is performed through the exposed bottom surface of the recess region RR, whereby an undercut region UDC may be formed.
  • the horizontal etching process may be performed through a wet or dry isotropic or anisotropic etching process.
  • 25 exemplarily shows that the undercut area UDC is formed using an isotropic etching technique.
  • the mother substrate WF may be divided into upper and lower layers ESL and RWF.
  • the upper semiconductor layer ESL may be peeled from the mother substrate WF.
  • the thickness of the upper semiconductor layer ESL may be determined by the width TW of the upper protection patterns TTP and the etching depth ED in the horizontal etching process. For example, when the horizontal etching process is performed isotropically, if the width TW is 5 micrometers and the etching depth ED is 3 micrometers, the thickness of the upper semiconductor layer ESL is 2 micrometers. Micrometers. This is more than 10 times smaller than the thickness that can be achieved using wafer backside polishing techniques. Although embodiments of the present invention are not limited thereto, for the aforementioned wafer separation, the etching depth ED may be larger than half of the width TW and smaller than the width TW.
  • 27 and 28 are views provided to explain some aspects of a semiconductor device according to example embodiments. 28 is an enlarged view of a portion of the semiconductor device as shown in FIG. 27.
  • the upper protective pattern TTP may be formed to have a stripe structure or a net structure as shown in FIG. 28.
  • integrated circuits may be formed on the mother substrate WF, and the upper protection pattern TTP may be formed to cover the integrated circuits. Can be.
  • the upper protection pattern TTP may include a plurality of wide areas WDR formed at positions spaced apart from the integrated circuit. Each of the wide areas may define a region in which the support pattern SUP is to be formed. For example, the wide areas WDR may remain as a part connecting the upper and lower layers ESL and RWF even after the horizontal etching process because of its increased width. This remainder can prevent the top layer ESL from collapsing to directly contact the bottom layer RWF or to vary the spacing therebetween.
  • the support pattern may be formed under the upper protection pattern TTP while having a reduced width than the upper protection pattern TTP.
  • 29 through 38 illustrate a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention.
  • 29 to 38 show cross sections taken along the dotted line I-I of FIG. 28.
  • I-I the dotted line
  • an integrated circuit IC is formed on the mother substrate WF
  • the upper protection pattern TTP is formed to cover the mother substrate WF
  • the mother substrate WF is illustrated.
  • sidewall protection patterns SPP are formed on sidewalls of the recess regions RR.
  • the undercut area UDC is formed by performing the horizontal etching process.
  • the upper and lower layers ESL and RWF may be connected to each other by the large area WDR.
  • the support patterns SUP may be formed under the wide area WDR.
  • FIG. 34 after forming a sacrificial film SCL filling a space between the upper and lower layers ESL and RWF and a gap fill film GFL filling the recess regions RR, FIG. 34.
  • the support patterns SUP are etched to separate the upper and lower layers ESL and RWF. Due to the presence of the sacrificial layer SCL and the gap fill layer GFL, structural stability between the upper and lower layers ESL and RWF may be ensured.
  • a through electrode TSV is formed in a space from which the support pattern SUP is removed.
  • the through electrode TSV may be provided in the form of a through-silicon via. Since the depth of the space in which the support pattern SUP has been removed is shallow, the aspect ratio of the through electrode TSV can be reduced compared to those of conventional methods. This reduction in aspect ratio allows for ease of manufacturing process and / or reduction in width of the through electrode TSV.
  • a redistribution process of forming redistribution lines WRL may be performed. The redistribution process may be provided for electrical connection between the integrated circuits provided under the upper protective pattern TTP or to form a pad structure for a later metallization process, but embodiments of the present invention Are not limited to this.
  • the upper layer ESL is attached to a process substrate, and then a memory element is formed on the resultant as shown in FIG. 37.
  • the memory structure MS is formed.
  • FIG. 38 after the memory structure MS is formed while the upper and lower layers ESL and RWF are connected, the upper and lower layers ESL and RWF may be separated. have. Thereafter, the upper layer ESL on which the memory structure MS is formed may be attached onto a substrate.
  • the peeled semiconductor layer ESL may include a single crystal silicon layer and an integrated circuit. 41 and 42, the memory structure MS may be formed in a single integrated manner on the upper layer ESL or the peeled semiconductor layer.
  • each of the memory elements is implemented using single crystal silicon.
  • three-dimensional vertical and horizontal channel NAND flash memories also known as BiCS or VG-NAND, have a low dependency on single crystal silicon because they use polysilicon channels.
  • a switching device such as a switching device or a polycrystalline diode that is not based on single crystal silicon.
  • each of the memory elements of these next generation memory devices may be implemented without a single crystal silicon wafer.
  • bit lines and / or word lines are needed.
  • bit lines and / or word lines are large and their respective sizes are small, it may be difficult to connect them to an external device (eg, the main die of FIG. 39). For this reason, only methods of directly implementing next-generation memory devices on a single crystal wafer have been proposed.
  • the decoding circuit for selecting bit lines and / or word lines still has a dependency on single crystal silicon, which can provide good electrical characteristics.
  • single crystal silicon is still needed to implement the next-generation memory devices described above.
  • the decoder is a circuit that makes it possible to select some of the bit lines or word lines based on the input control signal (e.g., an address signal). That is, the number of signal lines going out can be reduced.
  • the input control signal e.g., an address signal
  • the electrical connection between the signal lines required to drive the memory elements and an external device eg, the main die of FIG. 39. It may be possible.
  • the memory structure MS is formed on or independently of the exfoliated semiconductor layer with reduced dependence on single crystal silicon, and the exfoliated semiconductor layer is driven to drive the memory structure MS. Circuitry for decoding bit lines or word lines.
  • the exfoliated semiconductor layer comprises the decoder or the memory structure MS comprises the above-mentioned three-dimensional vertical and horizontal channel NAND flash memories or two-terminal memory elements. It is not limited to the examples that are dimensional memory elements.
  • the peeled semiconductor layer may be configured to further include at least one of a sensing circuit, an address buffer, and / or a page buffer.
  • the circuits may be difficult to form in a predetermined localized area in that the space for the circuit arrangement is limited to the mesh-shaped area except the recess area.
  • the circuits can be distributed and can be electrically connected through redistribution lines.
  • the redistribution may be formed across the recess region RR (eg) through the redistribution process of FIG. 35.
  • 43 to 50 are flowcharts illustrating manufacturing methods according to a third exemplary embodiment of the present invention.
  • the order of the wafer level process S1, the peeling process S2, and the memory-forming process S3 may be modified in various ways.
  • the wafer level process S1 and the memory-forming process S3 are formed independently using different manufacturers or different production facilities, and then a package process S4 may be performed.
  • the wafer level process S1, the peeling process S2, the memory-forming process S3, and the package process S4 are not limited thereto, but are exemplarily illustrated in FIGS. 47 to 50. It can be carried out according to the manufacturing process.
  • 51 is a schematic cross-sectional view of a three-dimensional semiconductor device according to the third embodiment of the present invention.
  • the peeled semiconductor layer ESL may include a CMOS structure composed of integrated circuits IC.
  • the recessed regions RR may be formed in the peeled semiconductor layer ESL, and a through electrode TSV formed in at least one of the recessed regions RR by using the process of FIG. 35. ) May be formed.
  • the memory structure MS connected to the CMOS structure through redistribution lines WRL or metal lines may be formed.
  • the memory structure MS may include a memory cell array MSA in which memory elements ME controlled by word lines WL and bit lines BL are three-dimensionally arranged.
  • the memory elements ME may include resistive memory elements (PRAM, MRAM, STT-MRAM, ReRAM) or charge storage memory elements.
  • PRAM resistive memory elements
  • MRAM resistive memory elements
  • STT-MRAM Spin Transfer Torque RAM
  • ReRAM charge storage memory elements
  • an electronic product 1000 may include a memory device 1001 and an electronic component 1002 that operates organically or independently from the memory device 1001. Can be.
  • the electronics 1000 may include electronic components (such as memory modules, SSDs, processors, controllers, or memory cards), personal electronics (such as mobile devices, wearable devices, image recording devices, laptops, or computers), and ( Data centers, server systems, clouding systems, medical devices, military devices, automobiles, ships, or broadcast equipment).
  • the memory device 1001 may be provided in a form including at least one of the semiconductor devices according to the embodiments of the present invention described above.
  • the electronic component 1002 may be provided in the form of a capacitor, a resistor, a coil, a semiconductor chip (eg, a controller), and / or a wiring board.
  • the electronic component 1002 may include an antenna, a display, a control device, user information input means (for example, a touch panel) and / or a power source, and, in the case of a system, The electronic component 1002 may include an input / output means, a housing and / or a power supply unit.
  • Embodiments of the present invention can be used to manufacture semiconductor devices, solar cells, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

박막은 쐐기 패턴의 열적 팽창을 이용하여 모기판으로부터 박피되거나, 로렌츠 힘을 이용하여 모기판의 내부에 언더컷을 형성하는 방법을 이용하여 박피될 수 있다. 모기판 박피는 모기판의 재사용을 가능하게 한다. 또한, 박피된 박막을 처리하는 공정 기판은 모기판의 크기 및 모양에 대한 의존성을 갖지 않기 때문에, 이를 이용한 제조 방법의 생산성은 모기판에 종속된 방법의 생산성에 비해 월등히 높을 수 있다.

Description

모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법
본 발명은 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
단결정 구조의 반도체 물질은 통상적으로 웨이퍼의 형태로 제공된다. 웨이퍼는 대략 수백 마이크로미터의 두께를 갖지만, 실제로 제품에 사용되는 부분은 상부 표면의 수십 마이크로미터 두께의 영역이다. 웨이퍼의 높은 가격 및 상술한 국소적 이용의 문제를 해결하기 위해, 웨이퍼로부터 반도체층을 박피함으로써, 모기판을 재사용하는 기술이 제안되고 있다. 예를 들면, Smart-cut, Eltran, epitaxial layer lift-off (ELO) 또는 Controlled Spalling Technology이라 불리는 여러 기술들이 이러한 웨이퍼 박피의 구현을 위해 제안되었다.
본 발명의 기술적 과제들의 일부는 모기판으로부터 박막을 박피하는 방법들 및 이를 위한 제조 장치를 제공하는데 있다.
본 발명의 기술적 과제들의 일부는 상기 박피 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 일부 실시예들에 따르면, 반도체 박막이 쐐기 패턴의 열적 팽창을 이용하여 또는 로렌츠 힘을 이용한 수평 식각 기술을 이용하여 모기판으로부터 박피될 수 있다. 이러한 박피 공정의 결과로서, 모기판은 재사용될 수 있다. 이에 더하여, 반도체 장치는 제공된 모기판 크기 및 모양에 대한 의존성을 갖지 않는 대면적의 공정 기판 상에서 제조될 수 있다.
여기에서 설명될, 박피 기술 및 공정 기판의 사용은 반도체 장치를 제조하는 비용을 줄이고 생산성을 향상시키는 것을 가능하게 한다. 종래에 제안된 기술들에 비해, 박피 공정을 위한 비용은 감소될 수 있으며, 박피되는 박막의 두께는 정밀하면서 동시에 얇게 제어될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 박피된 반도체 박막의 사용의 결과로서, 1) 제조 비용의 감소, 2) 생산 수율의 증가, 3) 웨이퍼의 재사용, 4) 3차원 반도체 장치의 두께 감소, 5) 고성능의 반도체 장치의 구현 등과 같은 기술적 효과들을 얻을 수 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 도시하는 순서도이다.
도 3 내지 도 9는 본 발명의 제 1 실시예에 따른 박피 공정 및 상부 구조 공정의 단계들을 도시하는 단면도들이다.
도 10 및 도 11은 본 발명의 제 1 실시예의 변형들을 도시하는 단면도들이다.
도 12은 상기 리세스들의 위치 및 모양에 관한 기술적 특징들을 설명하기 위해 제공된 도면이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 공정 기판과 관련된 기술적 특징들의 일부를 설명하기 위해 제공된 도면들이다.
도 15 및 도 16는 발명의 제 2 실시예에 따른 박피 공정의 단계들을 도시하는 단면도들이다.
도 17는 본 발명의 제 2 실시예의 원리를 예시적으로 도시하는 도면이다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 모기판의 운동 방식들을 예시적으로 도시하는 도면들이다.
도 22 및 도 23는 본 발명의 제 2 실시예에 따른 박피 공정을 위한 제조 장치의 일부를 도시하는 도면들이다.
도 24 내지 도 26은 본 발명의 제 3 실시예에 따른 박피된 반도체 층을 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 27 및 도 28는 본 발명의 일 실시예에 따른 반도체 장치의 일부 측면을 설명하기 위해 제공되는 도면들이다.
도 29 내지 38은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시한다.
도 39 내지 도 42은 상술한 방법을 통해 구현될 수 있는 반도체 장치들을 예시적으로 도시하는 단면도들이다.
도 43 내지 도 50은 본 발명의 제 3 실시예에 따른 제조 방법들을 예시적으로 보여주는 순서도들이다.
도 51는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치를 개략적으로 도시하는 단면도이다.
도 52은 본 발명에 따른 메모리 장치를 포함하는 전자 제품을 도시하는 개략도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것일 수 있다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용될 수 있지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용될 수 있다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
여기에서 설명되는 모기판(mother substrate)은 통상적인 반도체 웨이퍼를 의미할 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 모기판은 1mm 이상의 두께를 갖는 원형, 사각형 또는 다각형의 판 또는 기둥의 형태로 제공될 수 있다.
상기 모기판은 단결정 실리콘으로 형성될 수 있지만, 본 발명의 실시예들이 상기 모기판의 특정한 물질 또는 특정한 결정 구조로 한정되는 것은 아니다. 예를 들면, 상기 모기판은 반도체 특성을 나타내는 물질(예를 들면, C, Si, 및 Ge 등의 4족 반도체, SiC 등의 이원소 4족 화합물 반도체, InP, GaAs, 또는 GaN 등의 이진 3-5족 화합물 반도체 등)로 형성될 수 있다. 이에 더하여, 상기 모기판은 사파이어 등과 같은 결정 구조를 갖는 물질로 형성될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 순서도들이다.
도 1 및 도 2를 참조하면, 반도체 장치는 하부 구조체 공정(S1), 박피 공정(S2), 상부 구조체 공정(S3) 및 패키지 공정(S4)을 통해 제조될 수 있다. 아래에서 도 3 내지 도 17을 참조하여 보다 상세하게 설명될 것처럼, 상기 박피 공정(S2) 동안, 박막은 모기판로부터 박피될 수 있다.
상기 반도체 장치는 상기 박피된 박막을 이용하여 구현되는 능동 소자들(예를 들면, 트랜지스터) 또는 이들로 구성되는 집적 회로를 포함할 수 있다. 다른 실시예들에서, 상기 박막은 태양전지의 광전 변환층, 발광 다이오드의 활성층, 포토닉스 소자의 도파로 또는 광학 요소들(optical components), MEMS 기술의 적용을 위한 박막 등으로 다양하게 사용될 수 있다. 하지만, 설명의 간결함을 위해, 아래에서는 (본 발명이 이에 한정되는 것은 아니지만) 상기 박막 또는 상기 모기판은 단결정 실리콘 웨이퍼이고, 상기 반도체 장치는 실리콘 집적 회로를 포함하는 반도체 칩인 실시예를 구현하기 위해 본 발명이 어떻게 이용될 수 있는지를 설명할 것이다.
일부 실시예들에 따르면, 도 1에 도시된 것처럼, 상기 박피 공정(S2)은 상기 하부 및 상부 구조체 공정들(S1, S3) 사이에 실시될 수 있다. 이 경우, 상기 하부 구조체 공정(S1)은 모기판 상에 소정의 미세 패턴들을 형성하는 단계를 포함할 수 있다. 예를 들면, 상기 미세 패턴들은 통상적인 CMOS 공정을 통해 구현되는 트랜지스터들을 포함할 수 있다. 이에 한정되는 것은 아니지만, 상기 미세 패턴들은 상기 트랜지스터들을 연결하는 배선들을 포함할 수 있다. 예를 들면, 상기 하부 구조체 공정(S1)은 소위 전단 공정(FEOL)일 수 있으며, 그 결과물은 (싱귤레이션 직전 단계에 있는) 완성된 칩의 형태를 가질 수 있다.
다른 실시예에 따르면, 도 2에 도시된 것처럼, 상기 박피 공정(S2)은 상기 하부 구조체 공정(S1) 이전에 실시될 수 있다. 예를 들면, 상기 박피 공정(S2)은 베어 웨이퍼에 대해 실시될 수 있으며, 상기 전단 공정(FEOL)의 모든 단계들은 실질적으로 상기 박피 공정(S2) 이후에 실시될 수 있다.
한편, 상기 박피 공정(S2)과 상기 패키지 공정(S4) 사이의 단계들은 상기 모기판이 아니라, 상기 박피된 박막이 부착된 공정 기판에 대해 실시될 수 있다. 이를 위해, 상기 박피 공정(S2) 이후, 상기 박피된 박막을 상기 공정 기판에 부착하는 기판 교체 단계가 더 실시될 수 있다. 일부 실시예들에서, 상기 박피 공정(S2)은 상기 기판 교체 단계의 일부로서 실시될 수 있다.
상기 상부 구조체 공정(S3)은 상기 박피된 박막에 대해 실시될 수 있으며, 이를 통해 만들어지는 구조물은 의도된 반도체 장치의 구조, 기능, 및/또는 목적에 따라 다양하게 변형될 수 있다. 예를 들면, 트랜지스터들이 상기 하부 구조체 공정(S1)을 통해 형성되는 경우, (트랜지스터들을 연결하는 칩내 금속 배선, TSV 및/또는 재배선 등과 같은) 배선 구조체 또는 (저항성 메모리 요소들과 같이) 단결정 반도체를 필수적으로 요구하지 않는 미세 전자 요소들이 상기 상부 구조체 공정(S3)을 통해 형성될 수 있다. 하지만, 상기 하부 구조체 공정(S1)이 상기 전단 공정(FEOL)의 모든 단계들을 포함하는 경우, 일부 실시예들에서, 상기 상부 구조체 공정(S3)은 생략될 수 있다.
도 3 내지 도 9는 본 발명의 제 1 실시예에 따른 박피 공정 및 상부 구조 공정의 단계들을 도시하는 단면도들이고, 도 10 및 도 11은 상기 제 1 실시예의 변형들을 도시하는 단면도들이다.
아래에서는, CMOS IC에 주로 사용되는 (100) 실리콘 웨이퍼가 사용되는 실시예들이 예시적으로 설명될 것이다. 다른 결정 방향을 갖는 모기판 또는 웨이퍼를 사용하는 경우, 도 3 내지 도 5를 참조하여 설명된 공정 단계들은 도 5에 도시된 것과 같은 테이퍼진 언더컷(tapered undercut region; UC)을 형성하기 위해 변경될 수 있다. 당업자에게 있어서, 이러한 변경은 도 3 내지 도 5를 참조하여 설명되는 본 발명의 실시예들에 따른 방법, 알려진 MEMS 기술들, 및 결정 방향과 식각 속도 사이의 관계를 기술하는 공지된 문헌들의 기재에 기초하여, 과도한 노력없이 구현될 수 있기 때문에, 이에 대한 설명은 생략한다. 예를 들면, (111) 상부면을 갖는 실리콘 웨이퍼가 사용될 경우, 상기 박피된 박막의 하부면은 클리빙면 및 습식 이방성 식각의 식각 정지면으로 사용되는 (111) 면이기 때문에, 상기 박피 공정은 아래에서 설명될 (100) 실리콘 웨이퍼의 경우보다 용이하게 수행될 수 있다.
도 3 내지 도 5를 참조하면, 모기판(WF)를 패터닝하여 적어도 하나의 언더컷 영역(UC)을 형성한다. 상기 언더컷 영역(UC)은 상기 모기판(WF)의 상부면으로부터 이격되어 형성될 수 있다. 예를 들면, 상기 언더컷 영역(UC)은 그것의 수직적 중심(예를 들면, A)의 깊이(D1)가 상기 모기판(WF)의 상부면으로부터 대략 200nm 내지 50um의 범위에 있을 수 있도록 형성될 수 있다. 상기 언더컷 영역(UC)은 바깥쪽으로 테이퍼진 측벽을 갖도록 형성될 수 있다. 예를 들면, 상기 언더컷 영역(UC)의 측벽 프로파일은, 도 5의 단면도에서와 같이, V자 형태를 가질 수 있다.
상기 언더컷 영역(UC)을 형성하는 단계는, 도 3에 도시된 것처럼, 상기 모기판(WF) 상에 보호막(PL)을 형성하고, 상기 모기판(WF) 패터닝하여 리세스(RR)을 형성하고, 상기 리세스(RR)의 측벽에 스페이서(SP)를 형성하는 단계를 포함할 수 있다. 도 3에서, 한 쌍의 리세스들(RR)이 도시되었지만, 이들의 폭(W1)과 이들 사이의 간격(W2)은 도시된 것과 달리 구성될 수 있다. 예를 들면, 상기 리세스들(RR)의 폭(W1)은 대략 수십nm 내지 수백 um 사이일 수 있고, 이들 사이의 간격(W2)은 수um 내지 수cm 사이일 수 있다.
일부 실시예들에 따르면, 상기 리세스(RR)는 건식 이방성 식각의 방법으로 형성될 수 있다. 비록 이에 한정되는 것은 아니지만, 예를 들면, 상기 리세스(RR)는 반응성 이온 식각 공정 또는 보쉬 공정(Bosch　process) 등을 이용하여 형성될 수 있다. 하지만, 습식 이방성 식각 또는 습식 등방성 식각 등의 방법 등과 같은 다른 식각 기술들이 상기 리세스(RR)를 형성하기 위해 사용될 수도 있다.
이후, 도 4에 도시된 것처럼, 상기 리세스(RR)의 바닥면을 추가적으로 식각한 후, 그 바닥에 식각 정지막(ES)을 형성하는 단계를 포함할 수 있다. 상기 식각 정지막(ES)은 상기 리세스를 채운 후, 이를 리세스하는 과정을 통해 형성될 수 있다. 일부 실시예들에서, 상기 식각 정지막(ES)은 실리콘 산화물, 실리콘 질화물, 유기물, 고농도의 피형 반도체, 또는 (Pt, Au, Ag 등의) 비활성(inert) 금속 물질들 중의 적어도 하나를 포함할 수 있다. 하지만, 변형된 실시예들에 따르면, 사용되는 모기판의 물질 및 결정 방향에 따라, 상기 식각 정지막(ES)은 도 10에 도시된 것처럼 생략될 수 있다.
이후, 도 5에 도시된 것처럼, 상기 리세스(RR)의 (상기 스페이서(SP)에 의해 노출된) 하부 측벽을 식각하여, 상기 언더컷 영역(UC)을 형성한다. 일부 실시예들에 따르면, 상기 언더컷(UC)은 결정 방향에 따른 식각 속도의 차이를 이용하는 식각 방법을 사용하여 형성될 수 있다. 상기 모기판(WF)가 실리콘일 경우, 상기 언더컷(UC)은 alkali metal hydroxides, ethylenediamine, gallic acid 또는 hydrazine 중의 적어도 하나를 사용하여 형성될 수 있다. 예를 들면, TMAH (Tetramethyl ammonium hydroxide, (CH3)4NOH 또는 Tetraethyl ammonium hydroxide (C2H5)4NOH), KOH-IPA (potassium hydroxide isopropyl alcohol), EDP (Ethylenediamine pyrocatechol), potassium hydroxide (KOH) 및/또는 Amine Gallates 중의 적어도 하나를 사용하는 습식 이방성 식각 기술이 상기 언더컷(UC)을 형성하기 위해 사용될 수 있다. 단결정 실리콘 모기판에 이러한 식각액들을 사용하는 경우, {111}-planes이 식각 정지면으로 기능한다. 그 결과, 상기 언더컷(UC)은 {111}-planes으로 구성되는 경사진 측벽들 및 이들 경사진 측벽들에 의해 정의되는 쐐기형 골(A)을 갖도록 형성될 수 있다. 다른 실시예들에 따르면, 상기 언더컷(UC)을 형성하는 단계는 alkali metal hydroxides, ethylenediamine, gallic acid 또는 hydrazine 중의 적어도 하나를 사용하여 실시되거나 이들을 사용하여 실시되는 추가적인 식각 단계를 더 포함할 수 있다.
한편, 상기 스페이서(SP) 및 상기 리세스(RR)의 형성은 상기 모기판(WF)의 상부면으로부터 상기 쐐기형 골(A)까지의 깊이(D1)를 제어하기 위한 방법들 중의 한가지일 수 있지만, 상기 쐐기형 골(A)의 깊이(D1)은 다른 다양한 방법들을 통해 제어될 수 있다. 예를 들면, 상기 언더컷(UC) 형성을 위한 식각 공정은, 상기 스페이서(SP)의 형성없이, 도 3의 상기 리세스(RR)를 형성한 이후 실시될 수 있다. 이에 더하여, 일부 실시예들에서, 상기 언더컷(UC) 형성을 위한 식각 공정은, 상기 리세스(RR)의 형성없이, 상기 보호막(PL)을 패터닝하여 상기 모기판(WF)의 상부면을 노출시키는 단계에 이어서 실시될 수 있다. 또한, 상기 모기판(WF)의 노출된 표면은 습식 또는 건식의 방법으로 등방적으로 식각될 수 있다. 상기 등방적 식각은 상기 언더컷(UC)을 형성하기 위해 실시되거나 상기 습식 이방성 식각 단계 전 또는 후에 부가적으로 실시될 수 있다. 하지만, 이러한 다른 방법들은 사용되는 모기판(WF)의 결정 방향, 상기 리세스(RR)의 방향 및 형상, 그리고 상기 언더컷 영역(UC)을 형성하기 위한 식각 공정에서 사용되는 식각 특성 등에 대한 기술적 고려에 기초하여 수행될 수 있다.
도 6을 참조하면, 상기 언더컷(UC)을 채우는 쐐기 패턴들(WP)을 형성한다. 상기 쐐기 패턴들(WP)은 소정의 외부 자극 또는 소정의 물리적 환경 변화에 의해, 상기 모기판(WF)의 그것과는 다른 부피 팽창률을 나타내는 물질일 수 있다. 일부 실시예들에 따르면, 상기 쐐기 패턴들(WP)은 상기 모기판(WF)보다 큰 열팽창 계수를 갖는 물질일 수 있지만, 다른 실시예에 따르면, 상기 모기판(WF)의 그것보다 작은 열팽창 계수를 갖는 물질일 수 있다.
몇몇 물질들에 대한 알려진 열팽창 계수는 아래 표 1에서와 같다. 일부 실시예들에 따르면, 상기 모기판(WF)가 실리콘일 경우, 구리, 에폭시, 폴리머, 및/또는 silicone 수지 등이 상기 쐐기 패턴(WP)로서 사용될 수 있지만, 상기 쐐기 패턴(WP)을 위한 물질이 이에 한정되는 것은 아니다.
[표 1]
Figure PCTKR2013011036-appb-I000001
[표 1]에 보여진 것처럼, 이러한 열팽창 특성을 나타내는 물질들은 다양하지만, 본 발명의 실시예들에서, 상기 쐐기 패턴(WP)을 위한 물질 및 그 형성 공정은 아래에 예시된 것과 같은 해당 반도체 장치와 관련된 고유한 기술적 요구들을 고려하여 선택될 수 있다.
1) 상기 쐐기 패턴(WP)에 의한 모기판 오염 방지,
2) 상기 모기판(WF)에서 의도되지 않은 크랙들의 생성 억제,
3) 상기 쐐기 패턴의 식각 및/또는 제거의 용이성, 및/또는
4) 상기 쐐기 패턴(WP)의 전극으로의 재활용 가능성 등.
예를 들면, 상기 쐐기 패턴(WP)이 상기 모기판(WF)의 오염을 유발할 수 있는 물질일 경우, 도 6에 도시된 것처럼, 오염 방지를 위한 베리어막(BL)이 상기 쐐기 패턴(WP)을 형성하기 전에 추가적으로 형성될 수 있다. 이와 달리, 상기 쐐기 패턴(WP)의 물질 및 그 형성 공정, 또는 그 후속 공정이 오염 문제를 유발하지 않는 경우, 도 6에 도시된 구성과 달리, 상기 베리어막(BL)은 생략될 수 있다. 또 다른 실시예들에 따르면, 아래에서 설명될 것처럼, 상기 베리어막(BL)은 상기 쐐기 패턴(WP)과 상기 모기판(WF) 사이 및/또는 상기 쐐기 패턴(WP)과 상기 식각 정지막(ES) 사이의 용이한 분리를 위해 제공될 수도 있다. 이러한 용이한 분리를 위해, 상기 쐐기 패턴(WP)을 형성하기 전에, 소정의 표면 처리 공정이 상기 모기판(WF)의 노출된 표면에 대해 실시될 수 있다.
일부 실시예들에서, 상기 쐐기 패턴(WP)은, 도 6에 도시된 것처럼, 상기 리세스(RR)의 하부 영역(즉, 상기 언더컷(UC)) 근처에 국소적으로 형성될 수 있다. 하지만, 다른 실시예들에서, 상기 쐐기 패턴(WP)을 구성하는 막은 상기 모기판(WF)의 상부면 및/또는 하부면을 소정의 두께(예를 들면, 10nm 내지 5mm)로 덮도록 형성될 수도 있다. 또 다른 실시예에서, 상기 쐐기 패턴(WP)은 상기 리세스(RR)에서는 제거되고 상기 언더컷(UC)에 국소화될 수 있다. 예를 들면, 도 11에 도시된 것처럼, 상기 쐐기 패턴(WP)은 이방성 식각 단계를 통해 상기 리세스(RR)으로부터 제거됨으로써 상기 언더컷 영역(UC) 내에 실질적으로 한정된 구조를 가질 수 있다.
도 7을 참조하면, 상기 쐐기 패턴(WP)이 제공된 결과물에 대해, 상기 쐐기 패턴(WP)의 부피 팽창을 유발할 수 있는, 외부 자극을 인가하거나 또는 물리적 환경에서의 변화를 유발한다. 예를 들어, 상기 쐐기 패턴(WP)이 상기 모기판(WF)보다 큰 열팽창 계수를 갖는 물질일 경우, 상기 쐐기 패턴(WP)을 포함하는 상기 모기판(WF)를 가열하는 방법이 사용될 수 있다. 이와 달리, 상기 쐐기 패턴(WP)이 상기 모기판(WF)보다 작은 열팽창 계수를 갖는 물질일 경우, 상기 쐐기 패턴(WP)이 제공된 결과물을 고온에서 저온으로 냉각하는 방법이 사용될 수 있다.
상기 쐐기 패턴(WP)과 상기 모기판(WF) 사이의 부피 팽창률(예를 들면, 열 팽창 계수)에서의 상술한 차이 때문에, 이러한 물리적 환경의 변화(예를 들면, 온도 변화)는 상기 쐐기 패턴(WP)으로부터 상기 모기판(WF)으로 작용하는 힘을 발생시킬 수 있다(이하, 쐐기 공정). 예를 들면, 상기 쐐기 패턴(WP)의 열적 팽창은 상기 모기판(WF)에 인가되는 응력을 생성할 수 있다. 상기 쐐기 패턴(WP)으로부터 상기 모기판(WF)에 작용하는 힘 또는 응력은 상기 언더컷(UC)의 경사진 측벽들을 통해 인가되기 때문에, 상기 쐐기형 골(A)에는 크랙이 발생할 수 있다. 상기 쐐기 패턴(WP)의 부피 팽창이 진행될수록, 상기 언더컷(UC)을 정의하는 경사진 측벽들에는 상기 모기판(WF)로 향하는 힘이 증가하기 때문에, 이러한 크랙은 결정 구조를 따라 개구 방식(Opening mode)으로 전파될 수 있다. 그 결과, 상기 언더컷(UC)의 상부에 위치하는 상기 모기판(WF)의 표면층(이하, 박피층)은 도 7에 도시된 것처럼 상기 모기판(WF)의 아래 부분으로부터 수직적으로 분리될 수 있다.
본 발명의 일 측면에 따르면, 이러한 분리는 공간적 분리라기 보다는 결정 구조의 연속성의 파괴 현상을 의미할 수 있다. 또한, 이러한 분리는 모기판 전면에 걸쳐 발생할 수 있지만, 상기 박피층(ESL)과 상기 모기판(WF)는 의도적으로 또는 비의도적으로 결정 구조의 연속성을 갖는 국소화된 적어도 한 부분을 가질 수 있다. 이처럼 상기 분리되지 않은 영역이 존재하는 경우에도, 상기 박피층(ESL)은 이후 캐리어(CR)를 통해 인가되는 힘에 의해 상기 모기판(WF)로부터 용이하게 공간적으로 분리될 수 있다.
일부 실시예들에 따르면, 상기 크랙의 생성 및 전파를 용이하게 하기 위해, 상기 모기판(WF)에는 외부 자극(예를 들면, 초음파)이 추가적으로 인가되거나 다른 물리적 환경(예를 들면, 압력)에서의 변화가 조성될 수 있다.
상기 쐐기 공정의 결과로서 분리된 상기 모기판(WF)의 아래 부분은, 표면 평탄화 공정을 거친 후, 재사용될 수 있다.
한편, 본 발명의 변형된 실시예들에 따르면, 상기 쐐기 공정은, 도 8에 도시된 것처럼, 캐리어(CR)에 부착된 상태에서 실시될 수 있다. 상기 캐리어(CR)는 상기 모기판(WF)로부터 분리된 상기 박피층(ESL)을 후술할 공정 기판(PS)으로 이송하기 위해 (즉, 상술한 기판 교체 단계를 위해) 임시적으로 사용되는 수단일 수 있다. 상기 캐리어(CR)는 상기 박피층(ESL)의 휘어짐 등을 방지하기에 충분한 충분한 두께를 갖는 강체일 수 있다. 상기 캐리어(CR)와 상기 박피층(ESL) 사이에는, 상기 리세스(RR)를 채우는 갭필막(GF) 및/또는 제 1 접착층(GL1)이 형성될 수 있다.
한편, 위에서, 상기 쐐기 패턴(WP)의 부피 팽창이 열적 환경 변화에 의해 유발되는 경우를 예시하였지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 쐐기 패턴(WP)의 부피 변화는 초음파, 전기장/자기장의 변화, 압력, 또는 화학적인 방법들을 통해 구현될 수 있다. 이에 더하여, 이러한 외부적 환경 변화는 상기 모기판(WF)의 전 영역에 대해 적용되거나 또는 국소화된 방법(예를 들면, 레이저)을 통해 구현될 수 있다.
상기 식각 정지막(ES)의 존재는 상기 쐐기 패턴(WP)의 부피 변화에 따른 크랙이 상기 리세스(RR)의 바닥을 통해 수직적으로 형성되는 것을 방지하는데 기여할 수 있다. 예를 들면, 도 10에서와 같이, 상기 식각 정지막(ES)이 생략될 경우, 상기 리세스(RR)의 바닥에도 상기 쐐기형 골(A)이 상기 모기판(WF)의 바닥을 향해 형성되어 상기 수직적 크랙의 생성을 초래할 수 있다. 또한, 상기 식각 정지막(ES)이 없을 경우, 상기 언더컷 영역(UC)을 형성하는 동안, 상기 리세스(RR)이 바닥면 역시 {111}면에 의한 식각 정지까지 아래쪽으로 확장되어, 상기 재사용 가능한 모기판의 유효 두께를 감소시킬 수 있다. 이러한 문제들은 상기 식각 정지막(ES)을 형성함으로써 억제될 수 있다. 일부 실시예들에 따르면, 상기 식각 정지막(ES)은 상기 스페이서들(SP) 사이의 간격보다 넓은 폭을 갖도록 형성될 수 있다. 예를 들면, 상기 식각 정지막(ES)을 형성하기 전에, 상기 리세스(RR)의 하부 폭을 확장하는 단계가 더 실시될 수 있다. 다른 실시예들에 따르면, 상기 식각 정지막(ES)은, 예를 들면 상기 리세스(RR)를 형성한 이후, 상기 리세스(RR)의 바닥면을 고농도의 불순물(예를 들면, 보론)로 도핑하는 방법을 통해 형성될 수도 있다.
상기 쐐기형 골(A)의 존재는 상기 크랙 생성을 용이하게 한다. 하지만, 상기 크랙 생성은 상기 언더컷(UC)의 측벽 프로파일뿐만이 아니라 상기 언더컷 영역(UC)의 수평적 깊이에도 의존적일 수 있다. 이런 이유에서, 상기 쐐기형 골(A)의 형성 또는 이를 형성하기 위한 상기 습식 이방성 식각 단계는 다양하게 변형될 수 있다. 예를 들어, 상기 언더컷 영역(UC)이 등방성 식각 기술을 사용하여 형성되는 경우에도, 상기 쐐기 패턴(WP)의 팽창은 상기 크랙의 생성 및 수평적 전파를 유발할 수 있다. 이 경우, 상기 쐐기골(A)의 생성은 생략될 수 있다.
도 9를 참조하면, 상기 박피층(ESL)은 상기 캐리어(CR)를 이용하여 공정 기판(PS)의 상부로 옮겨진 후, 제 2 접착층(GL2)을 사용하여 상기 공정 기판(PS)의 상부면에 부착될 수 있다. 이후, 상기 캐리어(CR), 상기 제 1 접착층(GL1), 상기 갭필막(GF), 상기 베리어막(BL), 상기 쐐기 패턴(WP), 및/또는 상기 보호막(PL) 등을 제거하여, 상기 박피층(ESL)을 노출시킬 수 있다. 일부 실시예들에 따르면, 상기 공정 기판(PS) 상에서 상기 박피층(ESL)의 높이에서의 균일성을 향상시키기 위한 평탄화 공정이 더 실시될 수 있다. 이에 더하여, 어니링 또는 재결정화와 같은 열처리 단계가 (예를 들면, 상기 분리 공정 이후) 상기 박피층(ESL)을 포함하는 구조물에 대해 실시될 수 있다.
이후, 도 1 또는 도 2를 참조하여 설명된 상기 하부 구조체 공정(S1) 및/또는 상기 상부 구조체 공정(S3)을 실시하여, 상기 박피층(ESL) 내에 또는 상에 의도된 구조물(예를 들면, 집적 회로)를 형성한다.
도 12은 상기 리세스들의 위치 및 모양에 관한 기술적 특징들을 설명하기 위해 제공된 도면이다. 도 12에 도시된 것처럼, 상기 리세스(RR)는 이후 스크라이브 레인으로 사용될 영역 상에 형성되거나, 칩으로 사용될 영역들 중의 적어도 하나의 내부에 형성될 수 있다. 이에 더하여, 상기 리세스(RR)의 모양은 상기 칩 영역의 어느 한 변에 평행한 변을 갖도록 형성되거나(예를 들면, RR1, RR2, RR5), 대략 30도 내지 45도의 경사를 이루도록(예를 들면, RR3, RR4) 형성될 수 있다. 하지만, 상기 리세스(RR)의 모양 및 위치 등은 반도체 칩의 크기, 상기 모기판(WF)의 결정 방향, 상기 습식 이방성 식각에서의 식각 속도의 차이, 상기 쐐기 패턴(WP)의 부피 팽창에 따른 스트레스의 크기, 및/또는 상기 크랙이 유효하게 전파될 수 있는 거리 등을 고려하여 다양하게 변형될 수 있다. 일부 실시예들에서, 상기 리세스(RR)는 추후 상기 박피층(ESL)을 수직하게 관통하는 전극(예를 들면, 종래의 TSV와 유사한 연결 구조)가 형성될 위치들에 형성될 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 공정 기판과 관련된 기술적 특징들의 일부를 설명하기 위해 제공된 도면들이다.
도 13에 도시된 것처럼, 상기 공정 기판(PS)은 그것의 상부면을 국소적, 선택적 또는 전역적으로 가열할 수 있도록 구성된 가열 구조를 포함할 수 있다. 일부 실시예들에서, 상기 가열 구조는 줄-히팅의 방법을 이용하여 가열될 수 있으며, 이를 위해 상기 공정 기판(PS)은 높은 저항의 가열막 및 이들에 전기를 공급하는 배선 구조를 더 포함할 수 있다. 상기 박피층(ESL)을 포함하는 구조물은, 상기 패키지 공정(S4) 이전에, 상기 공정 기판(PS)으로부터 분리될 수 있으며, 상기 가열 구조는 이러한 분리를 선택적으로 그리고 용이하게 만들 수 있다.
예를 들면, (고온 과정을 수반할 수 있는) 상기 의도된 구조물의 형성 공정을 고려하면, 상기 제 2 접착층(GL2)은 고온 공정을 적용할 수 있는 물질이어야 한다. 하지만, 이러한 물성은 상기 박피층(ESL)을 상기 공정 기판(PS)으로부터 분리시키는 것을 어렵게 할 수 있다. 반면, 상술한 것처럼 상기 공정 기판(PS)이 가열 구조를 포함하는 경우, 상기 제 2 접착층(GL2)을 선택적으로 그리고 빠르게 분리시키는 것이 가능할 수 있다. 상기 캐리어(CR) 역시 이러한 가열 구조를 갖도록 구성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 공정 기판(PS)은 상기 모기판(WF) 각각보다 큰 면적을 갖도록 구성될 수 있다. 이 경우, 도 14에 도시된 것처럼, 상기 하부 구조체 공정(S1) 및/또는 상기 상부 구조체 공정(S3)의 단계들 각각에서 처리되는 반도체 칩들의 수는 획기적으로 증가될 수 있다. 이에 더하여, 상기 공정 기판(PS)은 (웨이퍼에서와 같이) 잉곳의 모양에 대한 종속성을 갖지 않기 때문에, (이에 한정되는 것은 아니지만) 사각형 또는 정사각형 등의 형태로 제공될 수 있다. 이 경우, 원판형의 웨이퍼에서와 같이, 반도체 칩으로 사용할 수 없는 면적을 크게 줄일 수 있다. 이처럼, 넓은 유효 면적을 갖는 상기 공정 기판(PS)을 반도체 장치의 제작에 사용하는 것은 상술한 박피 공정(S2)을 통해 박막을 모기판으로부터 박피할 수 있기 때문에 가능하다. 즉, 본 발명의 실시예들에 따른 박피 공정의 결과로서, 넓은 유효 면적을 갖는 상기 공정 기판(PS)의 사용이 가능해질 수 있다.
도 15 및 도 16는 발명의 제 2 실시예에 따른 박피 공정의 단계들을 도시하는 단면도들이고, 도 17는 본 발명의 제 2 실시예의 원리를 예시적으로 도시하는 도면이다.
도 15를 참조하면, 도 4의 구조에서, 상기 리세스(RR)의 하부 측벽을 이온화 또는 하전된 식각 가스를 사용하여 수평적으로 식각한다. 도 17에 도시된 것처럼, 하전된 식각 가스가 자기장 내에서 움직일 경우, 로렌츠 힘이 이들에 인가된다. 예를 들어, 자기장(B)이 상기 모기판(WF)의 상부면에 수직한 방향을 갖는 상태에서, 상기 하전된 식각 가스가 상기 모기판(WF)의 상부면에 평행한 방향으로 움직일 경우, 상기 하전된 식각 가스에 인가되는 힘은 상기 자기장(B)과 상기 운동 방향 모두에 수직한 방향을 갖는다.
대부분의 응용들에서는 자유 공간 내에 존재하는 하전 입자의 운동을 제어하는 목적에서 자기장이 사용되었다. 하지만, 상기 이온화된 식각 가스가 상기 리세스(RR)의 내부로 공급될 경우, 상기 리세스(RR)의 내벽은 상기 이온화된 식각 가스의 공간적 위치를 한정하는 포텐셜 장벽이 된다. 따라서, 상기 모기판(WF)을 움직일 경우, 상기 하전된 식각 가스에 작용하는 힘의 방향은 상기 모기판(WF)의 상부면에 평행한 방향일 수 있다. 이는 상기 자기장(B) 내에서 상기 모기판(WF)를 움직일 경우, 상기 하전된 식각 가스는 상기 리세스(RR)의 측벽을 향하여 가속됨을 의미한다.
그 결과, 상기 리세스(RR)의 내벽이 식각되어 언더컷 영역이 형성되는 경우에 조차, 상기 언더컷 영역의 측벽(즉, 수직한 내벽)은 상기 하전된 식각 가스와 접촉할 수 있다. 이는 상기 언더컷 영역이 이방성을 가지고 식각될 수 있음을 의미한다. 그 결과, 도 16에 도시된 것처럼, 상기 스페이서(SP)의 아래에는 상기 박피층(ESL)을 상기 모기판(WF)로부터 분리시키는 것을 가능하게 하는 수직적 분리 영역(VDR)이 형성될 수 있다. 상기 수직적 분리 영역(VDR)의 두께는 상기 스페이서(SP)와 상기 식각 정지막(ES) 사이의 수직적 간격에 의해 정의될 수 있다.
한편, 상기 하전된 식각 가스가 상기 모기판(WF)의 상부면에 수직한 속도 성분을 갖는 경우, 식각 프로파일은 도 16에 도시된 것과 다를 수 있다. 하지만, 그 경우에 조차, 상기 모기판(WF)의 상부면에 수직한 방향에서의 식각 속도에 비해 상기 모기판(WF)의 상부면에 평행한 방향의 식각 속도가 크기 때문에, 실질적인 식각 이방성을 확보하는 것이 가능하다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 상기 모기판(WF)의 운동 방식들을 예시적으로 도시하는 도면들이다. 도 18 내지 도 21은 실험실 좌표계 또는 상기 자기장의 소스를 원점으로 갖는 좌표계에 기초한 도면들일 수 있다.
식각 장비는 도 18에 도시된 것처럼 상기 모기판(WF)의 병진적 왕복 운동을 구현하도록 구성되거나, 도 19 내지 21에 도시된 것처럼 상기 모기판(WF)의 회전 운동을 구현하도록 구성될 수 있다. 회전의 중심은 도 19의 경우 해당 모기판의 내부에 위치할 수 있으며(즉, 자전), 도 20의 경우 해당 모기판의 외부에 위치할 수 있다(즉, 공전). 도 21의 경우에서와 같이, 식각 장비는 자전과 공전이 복합된 회전 운동을 구현하도록 구성될 수 있다. 상기 모기판(WF)의 운동 속도(v(t)) 및/또는 회전 각속도(ω(t)) 등은 식각 공정의 균일성 및 이온 봄바드먼트(ion bombardment) 특성 등에 대한 고려에 기초하여 조절될 수 있다.
일부 실시예들에 따르면, 상기 식각 장비는 보쉬 공정에서와 같은 보호막 증착 단계를 구현하도록 구성될 수 있다. 또한, 상기 하전된 식각 가스를 상기 리세스(RR)의 하부 영역까지 공급하는 단계 및 상기 리세스(RR)의 측벽을 식각하는 단계는 서로 다른 조건 아래에서 수행될 수 있으며, 이들 단계들은 교대로 실시될 수 있다.
일부 실시예들에 따르면, 도 15 및 도 16의 박피 공정 동안, 도 3 내지 도 11을 참조하여 설명된, 쐐기 패턴을 이용하는 박피 방법이 상기 자기장(B)을 이용하는 박피 방법과 함께 사용될 수 있다. 유사하게, 도 5의 언더컷(UC)을 형성하는 단계는 도 15 및 도 16의 박피 공정을 이용하여 형성될 수 있다.
도 22 및 도 23는 본 발명의 제 2 실시예에 따른 박피 공정을 위한 제조 장치의 일부를 도시하는 도면들이다.
도 22에 도시된 것처럼, 상기 자기장은 상기 모기판(WF)의 상부 또는 하부에 위치하는 자기장 생성 장치(예를 들면, 자석)을 이용하여 생성될 수 있다. 또는, 도 23에 도시된 것처럼, 상기 자기장은 상기 모기판(WF)의 둘레에 제공된 자기장 유도 장치(예를 들면, 코일)을 이용하여 생성될 수 있다. 이들의 수직적/수평적 위치 및 배치 등은 다양하게 변형될 수 있다. 예를 들면, ICP 에쳐 또는 베타트론 등에서 적용된 기술들은 본 발명에 따른 식각 방법을 구현하기 위해 사용될 수 있으며, 공지된 문헌들에 개시된 그러한 내용들은 본 발명의 일부로서 포함된다.
도 24 내지 도 26은 본 발명의 제 3 실시예에 따른 박피된 반도체 층을 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 24를 참조하면, 모기판(WF) 상에 상부 보호 패턴들(TPP)을 형성한 후, 이를 식각 마스크로 사용하여, 상기 모기판(WF)를 이방성 식각하여 리세스 영역들(RR)을 형성한다. 이후, 상기 리세스 영역들(RR)의 측벽에 측벽 보호 패턴들(SPP)를 형성한다.
이에 한정되는 것은 아니지만, 상기 모기판(WF)는 실리콘 웨이퍼일 수 있다. 상기 상부 보호 패턴들(TPP)은 대략 1마이크로미터 내지 100um의 폭을 갖도록 형성될 수 있다. 상기 리세스 영역들(RR)은 대략 1마이크로미터 내지 50um의 폭을 갖도록 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 보호 패턴들(TPP)의 복수의 스트라이프들의 형태를 갖도록 또는 적어도 일부분에서 그물 형태를 갖도록 형성될 수 있다. 또한, 상기 상부 보호 패턴들(TPP)은 실질적으로 동일한 폭을 갖도록 형성될 수 있지만, 이에 한정되는 것은 아니다.
도 25를 참조하면, 상기 상부 및 측벽 보호 패턴들(TPP, SPP)을 식각 마스크로 사용하여, 상기 모기판(WF)를 수평 방향으로 식각한다. 상기 수평 식각 공정은 상기 리세스 영역(RR)의 노출된 바닥면을 통해 진행되며, 이에 따라, 언더컷 영역(UDC)이 형성될 수 있다. 상기 수평 식각 공정은 습식 또는 건식의 등방성 또는 이방성 식각 공정을 통해 수행될 수 있다. 도 25는 상기 언더컷 영역(UDC)이 등방적 식각 기술을 사용하여 형성된 경우를 예시적으로 보여준다.
도 26을 참조하면, 상기 언더컷 영역들(UDC)이 확장되어 그 경계가 만날 경우, 상기 모기판(WF)는 상부 및 하부층들(ESL, RWF)로 분리될 수 있다. 다시 말해, 상부 반도체층(ESL)은 상기 모기판(WF)로부터 박피될 수 있다.
상기 상부 반도체층(ESL)의 두께는 상기 상부 보호 패턴들(TPP)의 폭(TW) 및 상기 수평 식각 공정에서의 식각 깊이(ED)에 의해 결정될 수 있다. 예를 들면, 상기 수평 식각 공정이 등방적으로 수행될 때, 상기 폭(TW)이 5마이크로미터이고, 상기 식각 깊이(ED)가 3마이크로미터라면, 상기 상부 반도체층(ESL)의 두께는 2마이크로미터일 수 있다. 이는 웨이퍼 후면 연마 기술을 사용하여 구현할 수 있는 두께보다 10배이상 작은 값이다. 본 발명의 실시예들이 이에 한정되는 것은 아니지만, 상술한 웨이퍼 분리를 위해, 상기 식각 깊이(ED)는 상기 폭(TW)의 절반보다 크고 상기 폭(TW)보다 작은 크기일 수 있다.
도 27 및 도 28는 본 발명의 일 실시예에 따른 반도체 장치의 일부 측면을 설명하기 위해 제공되는 도면들이다. 도 28는 도 27에 도시된 것처럼 반도체 장치의 일부분의 확대도이다.
상기 상부 보호 패턴(TPP)은 스트라이프 구조 또는, 도 28에 도시된 것처럼, 그물 구조를 갖도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 상부 보호 패턴(TPP)을 형성하기 전에, 상기 모기판(WF) 상에는 집적 회로들이 형성될 수 있으며, 상기 상부 보호 패턴(TPP)은 상기 집적회로들을 덮도록 형성될 수 있다. 이에 더하여, 상기 상부 보호 패턴(TPP)은, 상기 집적회로로부터 이격된 위치에 형성되는, 복수의 넓은 영역들(WDR)을 포함할 수 있다. 상기 넓은 영역들 각각은 지지 패턴(SUP)이 형성될 영역을 한정할 수 있다. 예를 들면, 상기 넓은 영역들(WDR)은, 그것의 증가된 폭 때문에, 상술한 수평 식각 공정 이후에도 상기 상부 및 하부층들(ESL, RWF)을 연결하는 부분으로 잔존할 수 있다. 이러한 잔존은 상기 상부층(ESL)이 붕괴되어 상기 하부층(RWF)에 직접 닿거나 이들 사이의 간격이 달라지는 것을 예방할 수 있게 한다.
구조적 안정성에 대한 요구가 클 경우, 별도의 넓은 영역(SUP)없이, 상기 수평 식각 공정에서의 식각 깊이(ED)를 폭(TW)의 절반 이하로 제어하는 방법이 사용될 수 있다. 이 경우, 상기 지지 패턴은, 상기 상부 보호 패턴(TPP)보다 감소된 폭을 가지면서, 상기 상부 보호 패턴(TPP) 아래에 형성될 수 있다.
도 29 내지 38은 본 발명의 일부 실시예들에 따른 반도체 장치의 제조 방법을 도시한다. 도 29 내지 도 38의 각 도면들은 도 28의 점선 I-I을 따라 보여지는 단면들을 보여준다. 설명의 간결함을 위해, 앞서 설명된 것과 실질적으로 동일한 기술적 특징들에 대한 자세한 설명은 생략될 수 있다.
도 29에 도시된 것처럼, 상기 모기판(WF) 상에 집적회로(IC)를 형성하고, 그것을 덮는 상기 상부 보호 패턴(TPP)을 형성하고, 도 30에 도시된 것처럼, 상기 모기판(WF)을 이방성 식각하여 리세스 영역들(RR)을 형성한 후, 상기 리세스 영역들(RR)의 측벽에 측벽 보호 패턴들(SPP)를 형성한다. 이어서, 도 31에 도시된 것처럼, 상기 수평 식각 공정을 실시하여 상기 언더컷 영역(UDC)을 형성한다. 도 32에 도시된 것처럼, 상기 넓은 영역(WDR)에 의해, 상기 수평 식각 공정이 완료된 이후에도, 상기 상부 및 하부층들(ESL, RWF)은 서로 연결된 상태에 있을 수 있다. 즉, 상기 지지 패턴들(SUP)이 상기 넓은 영역(WDR) 아래에 형성될 수 있다. 도 33에 도시된 것처럼, 상기 상부 및 하부층들(ESL, RWF) 사이의 공간을 채우는 희생막(SCL) 및 상기 리세스 영역들(RR)을 채우는 갭필막(GFL)을 형성한 후, 도 34에 도시된 것처럼, 상기 지지 패턴들(SUP)을 식각하여, 상기 상부 및 하부층들(ESL, RWF)을 분리시킨다. 상기 희생막(SCL) 및 상기 갭필막(GFL)의 존재 때문에, 상기 상부 및 하부층들(ESL, RWF) 사이의 구조적 안정성은 확보될 수 있다.
이후, 도 35에 도시된 것처럼, 상기 지지 패턴(SUP)이 제거된 공간 내에 관통 전극(TSV)을 형성한다. 상기 관통 전극(TSV)은 관통-실리콘 비아 등의 형태로 제공될 수 있다. 상기 지지 패턴(SUP)이 제거된 공간의 깊이가 얕기 때문에, 상기 관통 전극(TSV)의 종횡비는 종래의 방법들의 그것들에 비해 감소될 수 있다. 이러한 종횡비의 감소는 제조 공정의 용이함 및/또는 상기 관통 전극(TSV)의 폭 감소를 가능하게 한다. 이후, 재배선 라인들(WRL)을 형성하는 재배선 공정이 실시될 수 있다. 상기 재배선 공정은 상기 상부 보호 패턴(TPP) 아래에 제공된 상기 집적 회로들 사이의 전기적 연결을 위해 또는 추후 배선(metallization) 공정을 위한 패드 구조체를 형성하기 위해 제공될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 36에 도시된 것처럼, 상기 상부 및 하부층들(ESL, RWF)을 분리한 후, 상기 상부층(ESL)을 공정 기판 상에 부착한후, 도 37에 도시된 것처럼, 그 결과물 상에 메모리 요소를 포함하는 메모리 구조체(MS)를 형성한다. 이와 달리, 도 38에 도시된 것처럼, 상기 상부 및 하부층들(ESL, RWF)가 연결된 상태에서, 상기 메모리 구조체(MS)를 형성한 후, 상기 상부 및 하부층들(ESL, RWF)을 분리할 수 있다. 이후, 상기 메모리 구조체(MS)가 형성된 상기 상부층(ESL)을 기판 상에 부착할 수 있다.
도 39 내지 도 42은 상술한 방법을 통해 구현될 수 있는 반도체 장치들을 예시적으로 도시하는 단면도들이다. 상기 박피된 반도체 층(ESL)은 단결정 실리콘층 및 집적 회로를 포함할 수 있다. 도 41 및 도 42에 도시된 것처럼, 상기 메모리 구조체(MS)는 상기 상부층(ESL) 또는 상기 박피된 반도체 층 상에 단일 집적 방식으로 형성될 수 있다.
디램, 에스램, 2차원 플래시 메모리 장치들의 경우, 메모리 요소들 각각은 단결정 실리콘을 이용하여 구현된다. 하지만, BiCS 또는 VG-NAND로 알려진 3차원 수직 및 수평 채널 낸드 플래시 메모리들의 경우, 폴리실리콘 채널을 사용하기 때문에, 단결정 실리콘에 대한 낮은 의존성을 갖는다. 또한, 2단자 메모리 요소들을 포함하는 3차원 메모리 소자의 경우에도, 단결정 실리콘에 기반하지 않는 스위칭 소자 또는 다결정 다이오드 등과 같은 스위칭 소자를 사용하여 구현될 수 있다. 다시 말해, 이들 차세대 메모리 장치들의 메모리 요소들 각각은 단결정 실리콘 웨이퍼없이 구현될 수 있다.
그럼에도 불구하고, 메모리 요소들을 동작시키기 위해서는, 비트라인들 및/또는 워드라인들이 필요하다. 고밀도 메모리 소자들의 경우, 상기 비트라인들 및/또는 워드라인들의 수가 많고, 그 각각의 크기가 작기 때문에, 이들을 외부 소자(예를 들면, 도 39의 메인 다이)로 연결하는 것은 어려울 수 있다. 이러한 이유에서, 차세대 메모리 장치들을 단결정 웨이퍼 상에 직접 구현하는 방법들 만이 제안되었다.
이에 더하여, 비트라인들 및/또는 워드라인들을 선택하기 위한 디코딩 회로는 여전히 우수한 전기적 특성을 제공할 수 있는 단결정 실리콘에 대한 의존성을 갖는다. 따라서, 상술한 차세대 메모리 소자들을 구현하기 위해서는 단결정 실리콘이 여전히 필요하다.
한편, 디코더는 입력되는 제어 신호(예를 들면, 어드레스 신호)에 기초하여 비트라인들 또는 워드라인들 중의 일부를 선택하는 것을 가능하게 하는 회로이다. 즉, 외부로 나가는 신호 라인들의 수를 줄일 수 있도록 만든다. 본 발명의 일 측면에 따르면, 상기 박피된 반도체 층에, 이러한 디코더를 구현함으로써, 상기 메모리 요소들을 구동하는데 필요한 신호 라인들과 외부 소자(예를 들면, 도 39의 메인 다이) 사이의 전기적 연결이 가능해질 수 있다.
일부 실시예들에서, 상기 메모리 구조체(MS)는 단결정 실리콘에 대한 감소된 의존성을 가지고 상기 박피된 반도체 층 상에 또는 독립적으로 형성되고, 상기 박피된 반도체 층은 상기 메모리 구조체(MS)의 구동을 위한 비트라인들 또는 워드라인들을 디코딩하는 회로를 구비할 수 있다.
한편, 본 발명의 실시예들이, 상기 박피된 반도체 층이 상기 디코더를 포함하는 경우 또는 상기 메모리 구조체(MS)가 상술한 3차원 수직 및 수평 채널 낸드 플래시 메모리들 또는 2단자 메모리 요소들을 포함하는 3차원 메모리 소자인 예들에 한정되는 것은 아니다. 예를 들면, 상기 박피된 반도체 층은 센싱 회로, 어드레스 버퍼, 및/또는 페이지 버퍼 중의 적어도 하나를 더 포함하도록 구성될 수 있다.
이에 더하여, 도 28에 도시된 것처럼, 회로 배치를 위한 공간이 상기 리세스 영역을 제외한 그물 모양의 영역으로 한정된다는 점에서, 이를 회로들은 소정의 국소화된 영역에 형성되기 어려울 수 있다. 이 경우, 회로들은 분산 배치될 수 있으며, 재배선들을 통해 전기적으로 연결될 수 있다. 상기 재배선들은 도 35의 재배선 공정을 통해 (예를 들면) 상기 리세스 영역(RR)을 가로질러 형성될 수 있다.
도 43 내지 도 50은 본 발명의 제 3 실시예에 따른 제조 방법들을 예시적으로 보여주는 순서도들이다.
도 43를 참조하면, 여러 공정 단계들(S110, S120, S130)을 통해 모기판(즉, 단결정 실리콘)에 대한 의존성을 갖는 전자 부품들(예를 들면, CMOS 회로)을 형성한 후(이하, 웨이퍼 레벨 공정, S1), 도 24 내지 도 38을 참조하여 설명된 공정을 통해 상기 모기판으로부터 상기 모기판에 대한 의존성을 갖는 전자 부품들이 형성된 반도체 박막을 분리한다(이하, 박피 공정, S2). 이후, 상기 반도체 박막 상에 단결정 실리콘에 대한 의존성을 갖지 않는 전자 부품들(예를 들면, 메모리 요소들)을 형성한다(이하, 메모리-형성 공정, S3).
도 44 및 도 45에 도시된 것처럼, 상기 웨이퍼 레벨 공정(S1), 상기 박피 공정(S2), 상기 메모리-형성 공정(S3)의 순서들은 다양하게 변형될 수 있다. 또한, 도 46에 도시된 것처럼, 상기 웨이퍼 레벨 공정(S1) 및 상기 메모리-형성 공정(S3)은 서로 다른 제작자들 또는 다른 생산 시설들을 이용하여 독립적으로 형성된 후, 패키지 공정(S4)이 실시될 수 있다. 상기 웨이퍼 레벨 공정(S1), 상기 박피 공정(S2), 상기 메모리-형성 공정(S3), 및 상기 패키지 공정(S4)은, 이에 한정되는 것은 아니지만, 도 47 내지 도 50에 예시적으로 도시된 제조 공정에 따라 실시될 수 있다.
도 51는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치를 개략적으로 도시하는 단면도이다.
도 51에 도시된 것처럼, 상기 박피된 반도체 층(ESL)은 집적 회로들(IC)로 구성되는 CMOS 구조체를 포함할 수 있다. 상기 박피된 반도체 층(ESL)에는 상기 리세스 영역들(RR)이 형성될 수 있고, 상기 리세스 영역들(RR) 중의 적어도 하나의 내부에는 도 35의 공정을 이용하여 형성되는 관통 전극(TSV)가 형성될 수 있다. 상기 박피된 반도체 층(ESL) 상에는, 재배선 라인들(WRL) 또는 금속 배선들을 통해 상기 CMOS 구조체에 연결되는 상기 메모리 구조체(MS)가 형성될 수 있다. 상기 메모리 구조체(MS)는 워드라인들(WL) 및 비트라인들(BL)에 의해 제어되는 메모리 요소들(ME)이 3차원적으로 배열되는 메모리 셀 어레이(MSA)를 포함할 수 있다. 상기 메모리 요소들(ME)은 저항성 메모리 요소들(PRAM, MRAM, STT-MRAM, ReRAM) 또는 전하저장 메모리 요소들을 포함할 수 있다. 하지만, 본 발명이 실시예들은 상기 메모리 요소들(ME)의 특정한 종류에 한정되지 않는다.
도 52에 도시된 것처럼, 본 발명의 일부 실시예들에 따른 전자 제품(1000)은 메모리 장치(1001) 및 상기 메모리 장치(1001)와 유기적으로 또는 독립적으로 동작하는 전자 부품(1002)을 포함할 수 있다. 상기 전자 제품(1000)은 (메모리 모듈, SSD, 프로세서, 컨트롤러, 또는 메모리 카드와 같은) 전자 부품, (모바일 기기, 웨어러블 기기, 이미지 기록 장치, 노트북, 또는 컴퓨터와 같은) 개인용 전자 제품, 및 (데이터 센터, 서버 시스템, 클라우딩 시스템, 의료 기기, 군사 기기, 자동차, 선박, 또는 방송 장비 등과 같은) 복합 시스템의 형태로서 제공될 수 있다. 상기 메모리 장치(1001)는 상술한 본 발명의 실시예들에 따른 반도체 장치들 중의 적어도 하나를 포함하는 형태로서 제공될 수 있다. 상기 전자 제품(1000)이 전자 부품의 형태로 제공되는 경우, 상기 전자 부품(1002)은 커패시터, 저항, 코일, 반도체 칩(예를 들면, 컨트롤러), 및/또는 배선 기판 등의 형태로 제공될 수 있고, 개인용 전자 제품의 경우, 상기 전자 부품(1002)은 안테나, 디스플레이, 제어 장치, 사용자 정보 입력 수단(예를 들면, 터치 패널) 및/또는 전원 등을 포함할 수 있고, 시스템의 경우, 상기 전자 부품(1002)은 입출력 수단, 하우징 및/또는 전원 공급부 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들은 반도체 장치, 태양전지 등을 제조하는데 이용될 수 있다.

Claims (9)

  1. 모기판을 패터닝하여 적어도 하나의 언더컷 영역을 형성하는 단계;
    상기 언더컷 영역의 적어도 일부를 채우는 쐐기 패턴을 형성하는 단계; 및
    상기 쐐기 패턴이 제공된 상기 모기판을 열처리하는 단계를 포함하는 모기판 박피 방법.
  2. 청구항 1에 있어서,
    상기 언더컷을 형성하는 단계는 모기판의 결정 방향에 따른 식각 속도의 차이를 이용하여 상기 모기판을 식각하는 단계를 포함하고,
    상기 언더컷은 경사진 두 면들에 의해 만들어지는 V자 형태 또는 쐐기골 형태의 측벽을 갖는 모기판 박피 방법.
  3. 청구항 1에 있어서,
    상기 언더컷의 상기 V자 형태 또는 쐐기골 형태의 측벽은 TMAH (Tetramethyl ammonium hydroxide, (CH3)4NOH 또는 Tetraethyl ammonium hydroxide (C2H5)4NOH), KOH-IPA (potassium hydroxide isopropyl alcohol), EDP (Ethylenediamine pyrocatechol), potassium hydroxide (KOH) 및/또는 Amine Gallates 중의 적어도 하나를 사용하는 습식 이방성 식각 기술을 사용하여 형성되는 모기판 박피 방법.
  4. 청구항 1에 있어서,
    상기 쐐기 패턴은 상기 모기판보다 큰 열팽창 계수를 갖는 물질들 중의 적어도 하나를 포함하는 모기판 박피 방법.
  5. 청구항 4에 있어서,
    상기 열처리 단계는 상기 모기판을 가열하여 상기 모기판의 상기 언더컷 영역에 크랙을 생성하는 단계를 포함하되, 상기 크랙은 상기 쐐기 패턴의 열적 팽창에 따른 스트레스를 이용하여 생성되는 모기판 박피 방법.
  6. 모기판으로부터 복수의 반도체막들을 박피하는 단계;
    상기 박피된 반도체막들을 상기 모기판보다 넓은 면적을 갖는 공정 기판에 병렬적으로 부착하는 단계;
    모기판 가공 공정을 상기 박피된 반도체막들이 부착된 상기 공정 기판에 대해 실시하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 모기판은 실리콘 단결정 모기판이고,
    상기 모기판 가공 공정은 집적회로를 형성하는 CMOS 기술을 사용하여 실시되는 반도체 장치의 제조 방법.
  8. 모기판을 패터닝하여 적어도 하나의 리세스 영역을 형성하는 단계;
    상기 리세스 영역의 하부 측벽을 수평적으로 식각하여 상기 모기판의 내부에 언더컷 영역을 형성하되,
    상기 언더컷 영역을 형성하는 단계는 자기장 내에서 하전된 식각 물질이 공급된 상기 모기판을 움직이는 단계를 포함하는 모기판 가공 방법.
  9. 청구항 6에 있어서,
    상기 언더컷 영역은 상기 모기판으로부터 박막을 박피하기 위해 사용되는 모기판 가공 방법.
PCT/KR2013/011036 2012-11-29 2013-11-29 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법 WO2014084682A1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2012-0136642 2012-11-29
KR20120136642 2012-11-29
KR1020120140808A KR20130005254A (ko) 2012-12-06 2012-12-06 웨이퍼로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법
KR10-2012-0140808 2012-12-06

Publications (1)

Publication Number Publication Date
WO2014084682A1 true WO2014084682A1 (ko) 2014-06-05

Family

ID=50828220

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2013/011036 WO2014084682A1 (ko) 2012-11-29 2013-11-29 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법

Country Status (1)

Country Link
WO (1) WO2014084682A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570351B2 (en) 2015-07-09 2017-02-14 Hewlett Packard Enterprise Development Lp Reusable semiconductor substrates

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372103B1 (ko) * 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US20040000368A1 (en) * 2002-04-25 2004-01-01 Seiko Epson Corporation Method and apparatus for manufacturing electronic devices
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US20100289124A1 (en) * 2004-06-04 2010-11-18 The Board Of Trustees Of The University Of Illinois Printable Semiconductor Structures and Related Methods of Making and Assembling
US20110281422A1 (en) * 2007-04-20 2011-11-17 Lattice Power (Jiangxi) Corporation Method for obtaining high-quality boundary for semiconductor devices fabricated on a partitioned substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372103B1 (ko) * 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US20040000368A1 (en) * 2002-04-25 2004-01-01 Seiko Epson Corporation Method and apparatus for manufacturing electronic devices
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US20100289124A1 (en) * 2004-06-04 2010-11-18 The Board Of Trustees Of The University Of Illinois Printable Semiconductor Structures and Related Methods of Making and Assembling
US20110281422A1 (en) * 2007-04-20 2011-11-17 Lattice Power (Jiangxi) Corporation Method for obtaining high-quality boundary for semiconductor devices fabricated on a partitioned substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570351B2 (en) 2015-07-09 2017-02-14 Hewlett Packard Enterprise Development Lp Reusable semiconductor substrates

Similar Documents

Publication Publication Date Title
TWI582944B (zh) 由微太陽能電池供電的微發光二極體（ｌｅｄ）顯示器
CN111684576B (zh) 具有嵌入式像素驱动器芯片的显示器
US11616043B2 (en) Chip transfer method, display device, chip and target substrate
TWI619235B (zh) 具背側散熱能力之絕緣體上半導體結構
US8658444B2 (en) Semiconductor active matrix on buried insulator
US10297502B2 (en) Isolation structure for micro-transfer-printable devices
US20180233536A1 (en) Microled display & assembly
EP1662559B1 (en) Method of processing objects comprising a surface portion made of an insulator
WO2018032621A1 (zh) 微元件的转移方法、装置及电子设备
US20140070223A1 (en) Planarized semiconductor particles positioned on a substrate
JP2004260170A (ja) 結晶シリコンダイアレイ、および、基板への結晶シリコン薄膜のアセンブル方法
TW200933870A (en) Integrated-circuit package for proximity communication
TWI460828B (zh) 微結構的自我組裝
US8062958B2 (en) Microelectronic device wafers and methods of manufacturing
CN102544101B (zh) 晶片封装体及其制作方法
US20180022603A1 (en) Mems devices having tethering structures
CN103390601A (zh) 晶片封装体及其形成方法
CN102543922A (zh) 晶片封装体及其形成方法
Koyanagi Recent progress in 3D integration technology
CN102800656A (zh) 晶片封装体、晶片封装体的形成方法以及封装晶圆
WO2014084682A1 (ko) 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법
CN103698855B (zh) 自对准硅基光纤夹具及制造方法
US10446629B2 (en) Electronic device and method of making thereof
TW202043862A (zh) 觸控結構及其製作方法與觸控顯示裝置
US20160351642A1 (en) Electronic device and method of making thereof

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13859032

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13859032

Country of ref document: EP

Kind code of ref document: A1