KR100372103B1 - 반도체소자의소자분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 STI 공정에 관한 것이며, 트랜치 형성시에 하부가 상부보다 적어도 1단차 이상 좁게 형성함으로써, 보다 넓은 금속콘택 마진을 확보하여 메탈콘택의 미스얼라인으로 인한 메탈과 웰간에 쇼트를 방지할 수 있다.

Description

반도체 소자의 소자분리방법
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 0.25㎛ 이하의 차세대 고집적 소자의 디자인 룰에 적용되는 얕은 깊이의 트랜치를 이용한 소자분리(Shallow Trench Isolation ; 이하 STI 라 칭함) 공정에 관한 것이다.
STI(Shallow Trench Isolation)공정은 버즈빅(bird's beak)이 없다는 장점과 수직(vertical)한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 소자분리방법에 대하여 설명한다.
도 1a 는 종래기술에 따른 반도체소자의 소자분리방법에 의한 반도체소자의 단면도이고, 도 1b 는 종래 기술에 있어서 메탈콘택이 미스얼라인된 상태를 도시하는 단면도이다.
실리콘기판(10)에 p웰을 형성하고, 전체표면 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 순차적으로 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 소정 두께의 실리콘기판(10)을 식각하여 질화막패턴(도시안됨), 패드산화막패턴 (12) 및 트랜치(도시안됨)를 형성한다.
그 다음, 전체표면 상부에 트랜치 산화막(도시안됨)을 형성한 후 상기 질화막패턴을 식각장벽으로 이용하여 상기 트랜치 산화막을 식각하여 상기 트랜치를 매립하는 소자분리절연막(14)을 형성한다.
다음, 상기 질화막패턴을 제거한다.(도 1a 참조)
그 다음, 게이트절연막(도시안됨) 및 게이트전극(도시안됨)을 형성한 후 상기 게이트전극 양측 실리콘기판(10)에 n+ 불순물을 이온주입하여 소오스/드레인 접합영역(16)을 형성한다.
다음, 전체표면 상부에 층간절연막(18)을 형성한다.
그 다음, 상기 층간절연막(18) 상부에 메탈 콘택으로 예정되는 부분을 노출시키는 감광막패턴(20)을 형성한다.
다음, 상기 감광막패턴(20)을 식각마스크로 상기 층간절연막(18)을 식각하여 메탈 콘택홀(22)을 형성한다. 도 1b 는 미스얼라인이 발생되어 상기 식각공정 시 소오스/드레인접합영역(16), 실리콘기판(10) 및 소자분리절연막(14)이 식각된 것을 도시한다.(도 1b 참조)
상기한 바와 같이 종래의 STI 공정에서 메탈 콘택이 미스얼라인되면 플러그 이온주입을 진행해도 메탈 콘택이 p웰과 쇼트(short)되어 페일(Fail)이 발생된다. 이는 STI가 수직으로 만들어지기 때문에 플러그 주입을 해도 실리콘기판 표면에 수직인 부분은 도핑되지 않기 때문이다. 즉, 도 1b 에 보여진 바와 같이, 메탈 콘택에 미스얼라인되는 경우에, n+ 이온주입을 실시해도 점선으로 그려진 원에서 보여지는 부분에서는 n+ 이온 도핑이 되지 않아 메탈과 p웰 간에 쇼트가 발생된다. 따라서, 이러한 현상을 방지하기 위해서는 STI공정 진행 시에 메탈 콘택 마진을 보다 많이 확보할 필요가 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 메탈콘택의 마진을 확보하기 위한 반도체소자의 소자분리방법을 제시하는 것을 목적으로 한다.
도 1a 는 종래기술에 따른 반도체소자의 소자분리방법에 의한 반도체소자의 단면도.
도 1b 는 종래 기술에 있어서 메탈콘택이 미스얼라인된 상태를 도시하는 단면도.
도 2a 내지 도 2j는 본 발명에 따른 소자분리방법을 도시하는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 실리콘기판 12, 103 :패드산화막패턴
14, 115 : 소자분리절연막 16 : 소오스/드레인 접합영역
18 : 층간절연막 20, 106 : 감광막패턴
22 : 메탈 콘택홀 102 : 패드산화막
104 : 질화막 105 : 질화막패턴
108 : 스페이서 110 : 이온주입영역
112 : 트랜치 113 : 언더컷
114 : 트랜치 산화막
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리방법은,
실리콘기판 상부에 소자분리영역을 노출시키는 절연막패턴을 형성하는 공정과,
상기 절연막패턴 측벽에 스페이서를 형성하는 공정과,
상기 절연막패턴과 스페이서를 이온주입마스크로 하여 상기 실리콘기판에 불순물을 이온주입한 후 열처리하여 상기 스페이서 하부까지 불순물을 확산시키는 공정과,
상기 절연막패턴과 스페이서를 식각마스크로 상기 실리콘기판을 식각하여 트랜치를 형성하는 공정과,
상기 불순물이 이온주입된 실리콘기판을 제거하여 상기 스페이서 하부로 언더컷을 형성하는 공정과.
전체표면 상부에 트랜치 산화막을 형성한 후 열처리하는 공정과,
상기 절연막패턴을 식각장벽으로 상기 트랜치 산화막 및 소정 두께의 스페이서를 식각하여 양쪽 가장자리에 스페이서패턴이 형성된 소자분리절연막을 형성하는 공정과,
상기 절연막패턴을 제거하는 공정과,
상기 언더컷은 습식 식각에 의해 형성되는 것과.
상기 스페이서는 실리콘 산하막으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세하게 설명한다.
도 2a 내지 도 2j는 본 발명에 따른 소자분리 공정을 도시하는 단면도들이다.
먼저, 실리콘 기판(100)상에 패드산화막(102) 및 질화막(104)을 차례로 형성한다.(도 2a)
이어서, 상기 질화막(104) 상부에 감광막(도시안됨)을 도포하고, 소자분리영역으로 예정되는 부분을 노출시키는 소자분리 마스크를 이용한 사진공정으로 감광막패턴(106)을 형성한다.(도b)
다음, 상기 감광막 패턴(106)을 식각마스크로 상기 질화막(104)을 식각하여 질하막패턴(105)을 형성한다.(도2b)
그 다음, 상기 감광막 패턴(106)을 제거한다.
그리고, 전체표면 상부에 실리콘 산화막을 증착하고, 이를 블랭켓 식각하여 상기 질화막 패턴(105)의 측벽에 스페이서(108)를 형성한다.(도 2c)
이어서, 상기 스페이서(108)을 이온주입 마스크로 하여 P 이온을 주입하고, 열처리하여 상기 스페이서(108) 하부까지 다결정실리콘으로 되는 이온주입 영역 (110)을 형성한다.(도 2d)
다음, 상기 스페이스(108) 및 질화막패턴(105)을 식각마스크로 하여 상기 패드산화막(102) 및 실리콘 기판(100)을 식각하여 트랜치(112)를 형성한다.(도 2e)
계속해서 습식 식각을 실시하여 이온 주입 영역을 제거하여 승기 스페이서(108) 하부에 언더컷(113)을 형성한다.(도 2f)
이로 인하여 트랜치의 하부가 상부보다 좁은 형태의 트랜치(112)가 형성된다.
다음, 전체표면 상부에 트랜치 산화막(114)을 형성한 후, 열처리공정을 실시한다.(도 2g)
이어서, 상기 질화막패턴(105)을 식각장벽로 하여 상기 트랜치 산화막(114) 및 상기 스페이서(108)를 식각하여 소자분리절연막(115)을 형성한다.(도 2h)
그리고 나서, 습식 식각으로 상기 소자분리절연막(115)과 스페이서(108)의 상부를 추가 식각한다.(도 2i)
그 다음, 상기 질화막 패턴(105)을 제거한다.(도 2j)
그 후, 게이트 산화막을 형성하는 등의 통상의 공정을 수행한다.
상기한 공정에 따르면, 도 2j 에 보여진 바와 같이, 소자분리절연막(115)의 상부와 하부의 크기가 (C)만큼 차이가 난다. 이는 도 1a 의 소자분리절연막의 폭 (A)보다 (C)만큰의 콘택 마진이 확보되는 것이다.
본 발명의 실시예에서는 1단차를 갖는 트랜치에 대해서만 설명하고 있으나, 2단차 이상을 갖는 트랜치를 형성하는 경우도 본 발명의 범위에 포함된다.
이러한 STI공정으로써, 금속콘택 마진을 보다 많이 확보할 수 있으므로, 메탈콘택의 미스얼라인으로 인한 메탈과 웰 간에 쇼트를 방지할 수 있다.

Claims (3)

  1. 실리콘기판 상부에 소자분리영역을 노출시키는 절연막패턴을 형성하는 공정과,
    상기 절연막패턴 측벽에 스페이서를 형성하는 공정과,
    상기 절연막패턴과 스페이서를 이온주입마스크로하여 상기 실리콘기판에 불순물을 이온주입한 후 열처리하여 상기 스페이서 하부까지 불순물을 확산시키는 공정과,
    상기 절연막패턴과 스페이서를 식각마스크로 상기 실리콘기판을 식각하여 트랜치를 형성하는 공정과,
    상기 불순물이 이온주입된 실리콘기판을 제거하여 상기 스페이서 하부로 언더컷을 형성하는 공정과,
    전체표면 상부에 트랜치 산화막을 형성한 후 열처리하는 공정과,
    상기 절연막패턴을 식각장벽으로 상기 트랜치 산화막 및 소정 두께의 스페이서를 식각하여 양쪽 가장자리에 스페이서패턴이 형성된 소자분리절연막을 형성하는 공정과,
    상기 절연막패턴을 제거하는 공정을 포함하는 반도체 소자의 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 언더컷은 습식 식가에 의해 형성되는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 스페이서는 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084682A1 (ko) * 2012-11-29 2014-06-05 Kim Sungdong 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
US6277757B1 (en) * 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2003224183A (ja) * 2002-01-31 2003-08-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6780730B2 (en) * 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
WO2006108011A2 (en) 2005-04-06 2006-10-12 Fairchild Semiconductor Corporation Trenched-gate field effect transistors and methods of forming the same
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7944018B2 (en) * 2006-08-14 2011-05-17 Icemos Technology Ltd. Semiconductor devices with sealed, unlined trenches and methods of forming same
US20080057612A1 (en) * 2006-09-01 2008-03-06 Doan Hung Q Method for adding an implant at the shallow trench isolation corner in a semiconductor substrate
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
US8461005B2 (en) * 2010-03-03 2013-06-11 United Microelectronics Corp. Method of manufacturing doping patterns
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8816431B2 (en) 2012-03-09 2014-08-26 Fairchild Semiconductor Corporation Shielded gate MOSFET device with a funnel-shaped trench
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
CN104091779B (zh) * 2014-07-25 2017-02-15 上海华力微电子有限公司 形成浅沟槽隔离结构的方法
US9123773B1 (en) * 2014-08-15 2015-09-01 Globalfoundries Inc. T-shaped single diffusion barrier with single mask approach process flow

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
US5780353A (en) * 1996-03-28 1998-07-14 Advanced Micro Devices, Inc. Method of doping trench sidewalls before trench etching
US5780340A (en) * 1996-10-30 1998-07-14 Advanced Micro Devices, Inc. Method of forming trench transistor and isolation trench
TW350122B (en) * 1997-02-14 1999-01-11 Winbond Electronics Corp Method of forming a shallow groove
US6008129A (en) * 1997-08-28 1999-12-28 Motorola, Inc. Process for forming a semiconductor device
TW406350B (en) * 1998-12-07 2000-09-21 United Microelectronics Corp Method for manufacturing the shallow trench isolation area

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084682A1 (ko) * 2012-11-29 2014-06-05 Kim Sungdong 모기판으로부터 반도체 박막을 박피하는 방법 및 이를 이용한 반도체 장치의 제조 방법

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Publication number Publication date
US6165870A (en) 2000-12-26
KR20000004553A (ko) 2000-01-25

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