KR100546174B1 - 반도체장치의 콘택 형성방법 - Google Patents

반도체장치의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, STI(Shallow Trench Isolation) 마스크후에 산화막 증착과 산화막 전면식각으로 STI 마스크로 형성된 질화막 측벽에 산화막 스페이서를 형성하고, 이들을 마스크로 반도체기판에 산이온을 주입한 다음, 기판 식각으로 얕은 트렌치를 형성하고, 얕은 트렌치를 형성할 때 생기는 기판손상을 보상하기 위해 산화처리를 실시함은 물론, 배선콘택 형성시 오정렬에 의해 발생하는 실리콘기판의 노출되는 부분을 이온주입하여 이를 보상해 주므로 반도체장치의 제조공정에 있어서의 배선 콘택마진을 확보할 수 있도록 한 기술이다.

Description

반도체장치의 콘택 형성방법
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 보다 상세하게는 반도체장치의 콘택 형성시에 배선 콘택마진을 충분히 확보할 수 있는 반도체장치의 콘택형성방법에 관한 것이다.
종래의 STI(Shallow Trench Isolation) 공정은 실리콘기판인 웨이퍼 표면에 거의 수직으로 형성되어 있어 배선의 콘택마진이 부족하게 되므로 웰과 배선이 쇼트가 발생하게 된다.
이에 본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서, 반도체장치의 콘택형성시에 충분한 배선 콘택마진을 확보할 수 있는 반도체장치의 콘택 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은,
실리콘기판상에 제1 산화막과 제1 질화막을 순차적으로 형성하는 공정과,
상기 제1 질화막상에 제1 감광막패턴을 형성하는 공정과,
상기 제1 감광막패턴을 마스크로 상기 제1 질화막과 제1 산화막을 패터닝하는 공정과,
상기 제1 감광막패턴을 제거하는 공정과,
상기 제1 질화막과 제1 산화막의 측면에 산화막 스페이서를 형성하는 공정과,
상기 산화막 스페이서와 제1 질화막을 마스크로 상기 실리콘기판에 산소이온을 주입하여 상기 실리콘기판에 산소주입영역을 형성하는 공정과,
상기 산화막 스페이서와 제1 질화막을 마스크로 상기 실리콘기판을 선택적으로 제거하여 트렌치를 형성하는 공정과,
열산화공정으로 상기 트렌치의 측벽 내측에 있는 실리콘기판 부분을 산화시켜 산화영역을 형성하는 공정과,
상기 트렌치를 매립하는 제2 산화막을 형성하고 상기 제1 질화막을 노출시키도록 CMP 하는 공정과,
상기 제1 질화막 및 제2 산화막을 습식식각하는 공정과,
상기 실리콘기판의 활성영역에 불순물을 이온주입하여 이온주입영역을 형성하는 공정과,
상기 전체구조의 상부에 층간절연막과 배선콘택마스크용 제2 감광막패턴을 형성하는 공정과,
상기 제2 감광막패턴을 마스크로 상기 층간절연막을 선택적으로 제거하여 배선콘택을 형성하는 공정과,
상기 배선 콘택시에 오정렬되는 부분에 실리콘기판과 다른 도전성을 갖는 이온주입을 실시하여 플러그 이온주입영역을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 본 발명에 따른 반도체장치의 콘택 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 9 는 본 발명에 따른 반도체장치의 콘택 형성공정을 설명하기 위한 단면도이다.
도 1 에 도시된 바와 같이, 실리콘기판(1)상에 제1 산화막(2)과 질화막(3)을 순차적으로 증착하고, STI 마스크용 감광막(미도시)을 이용하여 상기 질화막(3)과 제1 산화막(2)을 패터닝한다.
그 다음, 도 2 에 도시된 바와 같이, 상기 전체 구조의 노출된 표면상에 산화막(미도시)을 형성하고, 이를 전면식각(blanket etch)하여 제1 산화막(2)과 질화막(3)의 측벽에 산화막 스페이서(4)를 형성한다.
이어서, 도 3 에 도시된 바와 같이, 상기 질화막(3)과 산화막 스페이서(4)를 마스크로 상기 실리콘기판(1)의 노출된 표면에 산소이온을 이온주입 하여 상기 실리콘기판(1)내에 산소이온주입영역(5)을 형성한다.
그 다음, 도 4 에 도시된 바와 같이, 상기 질화막(3)과 산화막 스페이서(4)를 마스크로 상기 실리콘기판(1)의 노출된 부분을 선택적으로 식각하여 상기 실리콘기판(1)내에 트렌치(6)를 형성한다.
이때, 상기 트렌치(6)는 상기 산소이온주입영역(5)을 관통하여 형성한다.
이어서, 도 5 에 도시된 바와 같이, 상기 산소이온주입영역(5)이 산화처리 될때까지 열산화 공정을 실시하여 상기 트렌치(6)의 측벽에 있는 실리콘기판(1)의 부분에 산화영역(5a)을 형성한다.
이때, 상기 열산화 공정은 얕은 트렌치(6)를 형성할 때 생기는 표면손상을 보상하기 위해 실시한다.
그 다음, 도 6 에 도시된 바와 같이, 상기 트렌치(6)를 포함한 전체 구조의 노출된 표면상에 제2 산화막(7)을 형성하여 평탄화시킨다.
이어서, 도 7 에 도시된 바와 같이, 상기 질화막(3)을 식각방지층(etch stop layer)으로 사용하여 상기 제2 산화막(7)을 CMP공정에 의해 선택적으로 제거한다.
그 다음, 도 8 에 도시된 바와 같이, 제거되고 남은 제2 산화막(7a)을 타겟트 만큼 습식식각하고, 습식식각에 의해 질화막(3)을 제거한다.
이때, 배선콘택 형성시에, 거리 C만큼 활성영역에서 벗어난다고 해도 플러그를 형성하기 위한 이온주입을 실시하면 웰과 배선이 쇼트가 발생하지 않게 된다.
이어서, 도 9 에 도시된 바와 같이, 상기 실리콘기판(1)의 활성영역에 N- 이온주입을 실시하여 이온주입영역(8)을 형성한다.
그 다음, 상기 전체 구조의 상부에 층간절연막(9)을 증착하고, 그 위에 배선콘택 마스크로 사용하기 위해 감광막(10)을 형성한다.
이어서, 배선 콘택을 형성하기 위해 상기 감광막(10)을 배선 콘택마스크로 사용하여 상기 층간절연막(9)을 선택적으로 제거하여 배선콘택(11)을 형성한다.
이때, 도 9 에서와 같이, 웰이 P웰인 경우 배선콘택(11)이 활성영역에서 C 만큼 오정렬이 발생할 수 있게 된다.
이렇게, 오정렬의 발생으로 인해 배선콘택(11) 형성을 위한 층간절연막(9)의 제거시에 이온주입영역(8)의 가장자리부분에 인접한 산화영역(5a)의 상부면이 선택적으로 제거되어 실리콘기판(1)의 표면이 노출되게 된다.
그 다음, 상기 배선콘택마스크용 감광막(10)을 제거하고, 상기 층간절연막(9)을 마스크로 상기 배선콘택(11)을 통해 실리콘기판(1)의 노출된 부분에 N- 플러그 이온주입을 실시하여 상기 실리콘기판(1)의 노출된 부분아래에 N- 이온주입영역(12)을 형성한다.
이때, 상기 실리콘기판(1)의 노출된 부분에 N- 이온주입영역(12)이 형성되므로 P웰과 배선의 쇼트가 방지된다.
상기에서 설명한 바와 같이, 본 발명에 따른 반도체장치의 콘택 형성방법에 있어서는 다음과 같은 효과가 있다.
배선형성을 위한 층간절연막의 제거시에, 오정렬되는 경우가 발생하여 실리콘기판의 표면이 노출되어 웰과 배선이 쇼트가 발생하게 된다.
따라서, 본 발명에서는 실리콘기판의 노출된 표면에 이온주입을 실시하여 그 표면아래에 플러그 주입영역을 형성해 주므로 웰과 배선의 쇼트를 방지해준다. 그러므로, 반도체장치의 제조시에, 배선콘택마진이 충분히 확보되므로 공정진행시의 안정성을 충분히 확보할 수 있다.
도 1 내지 도 9 는 본 발명에 따른 반도체장치의 콘택 형성공정을 설명하기 위한 단면도이다.
< 도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 제1 산화막
3 : 제1 질화막 4, 4a : 산화막스페이서
5 : 산소주입영역 5a : 산화영역
6 : 트렌치 7, 7a,7b : 제2 산화막
8 : N- 확산영역 9 : 제3 산화막
10 : 감광막 11 : 플러그 이온주입영역

Claims (5)

  1. 실리콘기판상에 제1 산화막과 제1 질화막을 순차적으로 형성하는 공정과,
    상기 제1 질화막상에 제1 감광막패턴을 형성하는 공정과,
    상기 제1 감광막패턴을 마스크로 상기 제1 질화막과 제1 산화막을 패터닝하는 공정과,
    상기 제1 감광막패턴을 제거하는 공정과,
    상기 제1 질화막과 제1 산화막의 측면에 산화막 스페이서를 형성하는 공정과,
    상기 산화막 스페이서와 제1 질화막을 마스크로 상기 실리콘기판에 산소이온을 주입하여 상기 실리콘기판에 산소주입영역을 형성하는 공정과,
    상기 산화막 스페이서와 제1 질화막을 마스크로 상기 실리콘기판을 선택적으로 제거하여 트렌치를 형성하는 공정과,
    열산화공정으로 상기 트렌치의 측벽 내측에 있는 실리콘기판 부분을 산화시켜 산화영역을 형성하는 공정과,
    상기 트렌치를 매립하는 제2 산화막을 형성하고 상기 제1 질화막을 노출시키도록 CMP 하는 공정과,
    상기 제1 질화막 및 제2 산화막을 습식식각하는 공정과,
    상기 실리콘기판의 활성영역에 불순물을 이온주입하여 이온주입영역을 형성하는 공정과,
    상기 전체구조의 상부에 층간절연막과 배선콘택마스크용 제2 감광막패턴을 형성하는 공정과,
    상기 제2 감광막패턴을 마스크로 상기 층간절연막을 선택적으로 제거하여 배선콘택을 형성하는 공정과,
    상기 배선 콘택시에 오정렬되는 부분에 실리콘기판과 다른 도전성을 갖는 이온주입을 실시하여 플러그 이온주입영역을 형성하는 공정을 포함하는 것을 특징으로하는 반도체장치의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 열산화공정은 트렌치 형성시에 발생하는 표면손상을 보상하기 위해 산소이온주입영역이 산화될때까지 실시하는 것을 특징을 하는 반도체장치의 콘택 형성방법.
  3. 제1항에 있어서, 상기 트렌치는 상기 산소이온주입영역을 관통하여 형성하는 것을 특징으로하는 반도체장치의 콘택 형성방법.
  4. 제1항에 있어서, 상기 제2 산화막은 열공정으로 막의 치밀화를 이루는 것을 특징으로하는 반도체장치의 콘택 형성방법.
  5. 제1항에 있어서, 상기 제2 산화막은 제1 질화막을 식각제어층으로 사용한 CMP 공정으로 식각하는 것을 특징으로하는 반도체장치의 콘택 형성방법.
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