KR20040005512A - 반도체소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의한 소자분리막 형성 시, 실리콘기판 상의 질화막을 제거한 후, 비정질실리콘층을 적층하고 이를 식각하여 소자분리막 상부 측벽에 비정질스페이서를 형성하여 옥시데이션 시킴으로써, 액티브 영역 상부의 소자분리막의 폭이 넓어져 후속 식각 및 세정공정에 의해 소자분리막의 양측 모서리가 과도하게 식각되어 형성되는 모우트 형상을 방지할 수 있어 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 실리콘기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 소자분리막의 가장자리에 모우트 현상이 유발되는 것을 방지하여 험프(hump) 및 전계집중현상 등이 발생되는 것을 방지하도록 하는 반도체소자의 소자분리막 형성방법에 관한 것이다.

일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.

이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.

도 1a 내지 도 1d는 종래 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이며, 도 2는 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막(2)을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막(3)을 적층한다.

이때, 상기 질화막(3)은 트렌치 식각공정 시, 식각 마스크로 사용할 수 있으며, 혹은 후속 공정인 화학기계적연마 공정에서 식각정지막으로 사용된다.

이어서, 상기 질화막(3) 상부 감광막을 도포하고, 노광 및 현상 공정을 진행하여 감광막 패턴(미도시함)을 형성한 후, 이를 마스크로 질화막(3)과 패드산화막(2)을 순차적으로 식각하여 실리콘기판(1) 상부에 소자분리영역을 노출시킨다.

그 후, 상기 감광막 패턴(미도시함)을 제거한 후, 질화막(3)을 식각마스크로 건식식각공정을 진행하여 실리콘기판(1) 내에 트렌치(4)를 형성한다.

그리고, 도 1b에 도시된 바와 같이, 상기 결과물 상에 화학기상증착법으로 갭필산화막(5)을 증착하며, 이때, 실리콘기판(1) 내에 형성된 트렌치로 인하여 소자분리영역과 액티브 영역에 증착된 갭필산화막(5)에 단차가 형성된다.

이어서, 도 1c에 도시된 바와 같이, 상기 소자분리영역의 갭필산화막(5) 상부에 감광막(6)을 증착하여 액티브영역의 갭필산화막(5)을 일부 식각하여 소자분리영역과 액티브 영역의 단차를 완화시켜준다.

그 후, 도 1d에 도시된 바와 같이, 상기 결과물을 화학기계적연마 공정에 의해 질화막(미도시함) 상부까지 연마하여 결과물을 평탄화시킨 후, 질화막(미도시함)을 제거하여 소자분리막(6)을 형성한다.

그러나, 상기와 같은 종래의 소자분리막 형성방법을 이용하게 되면, 소자분리영역과 활성영역의 단차를 줄이기 위해 감광막 패턴을 마스크로 건식식각하기 때문에 감광막 패턴의 오정렬에 의해 감광막 패턴의 위치가 틀어지면 도 2와 같이 액티브영역이 식각되어 액티브영역에 데미지가 인가되어 반도체소자의 특성 및 신뢰성이 저하되는 문제점이 있었다.

또한, 상기 질화막 제거 시, 질화막을 완전하게 제거하기 위해 오버 식각을 진행하는데 이때, 갭필산화막과 질화막과의 서로 다른 식각율에 의해 소자분리막 모서리 부분에 모우트(moat)가 형성되어 소자구동시 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라 험프(hump)로 인한 문전접압의 변화 현상이 발생되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의한 갭필산화막 평탄화 공정 시, 액티브영역과 소자분리영역의 단차를 완화시키기 위해 액티브영역 선 식각 시, 실리콘이 함유된 감광막을 이용하여 식각하여 단차를 완화시킴으로써, 감광막 패턴의 오정렬에 의한 액티브 영역의 손실을 방지하도록 하는 반도체소자의 소자분리막 제조방법을 제공하는 것이다.

또한, CMP공정에 의해 액티브영역과 소자분리영역의 단차를 제거하고 실리콘기판 상의 질화막을 제거한 후, 비정질실리콘층을 적층하고 이를 식각하여 소자분리막 상부 측벽에 비정질스페이서를 형성하여 옥시데이션 시킴으로써, 액티브 영역상부의 소자분리막의 폭이 넓어져 후속 식각 및 세정공정에 의해 소자분리막의 양측 모서리가 과도하게 식각되어 형성되는 모우트 형상을 방지하도록 하는 반도체소자의 소자분리막 제조방법을 제공하는 것이다.

도 1a 내지 도 1d는 종래 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2는 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체소자의 소자분리막을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 실리콘기판 110 : 패드산화막

120 : 질화막 130 : 트렌치

140 : 갭필산화막 150 : 감광막 패턴

160 : 비정질실리콘 스페이서 170 : 소자분리막

상기 목적을 달성하기 위하여, 본 발명은 실리콘기판 상의 소자분리영역에 트렌치를 형성한 후 결과물 전체에 갭필산화막을 증착하여 트렌치를 매립하는 단계와, 상기 결과물 상의 소자분리영역 상부에 감광막 패턴을 형성한 후 옥시데이션 공정을 진행하여 감광막 패턴 표면을 산화시키는 단계와, 상기 옥시데이션된 감광막 패턴을 마스크로 액티브영역의 갭필산화막을 일부 제거하는 단계와, 상기 결과물을 질화막 상부까지 CMP공정을 진행하여 평탄화하는 단계와, 상기 질화막을 제거한 후, 결과물 전체에 비정질실리콘층을 형성하는 단계와, 상기 비정질실리콘층을 전면식각하여 돌출된 필드산화막 측벽에 비정질실리콘 스페이서를 형성하는 단계와, 상기 비정질실리콘 스페이서에 옥시데이션 공정을 진행하여 스페이서를 산화시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.

본 발명은 상기 감광막 패턴은 실리콘이 7~50% 함유된 것으로 5000~15000Å 두께로 증착하여 형성한 후, 감광막 패턴의 오정렬에 의해 액티브 영역에 데미지가 인가되는 것을 방지하기 위해 50~200℃ 범위에서 O₂플라즈마를 이용하는 플라즈마애슁 방법 또는 O₂이온을 임플란트 시키는 이온주입방법을 옥시데이션 공정을 진행하여 감광막 패턴 표면을 산화시키는 것을 특징으로 한다.

또한, 본 발명은 상기 비정질실리콘층은 저압화학기상증착법으로 400~600℃ 의 온도범위에서 300~700Å의 두께로 형성한 후 식각하여 비정질실리콘 스페이서를 형성하고, 이를 200~800℃의 온도범위에서 O₂플라즈마 처리하여 스페이서를 산화시킴으로써 액티브영역 상부의 갭필산화막 폭을 넓게 하여 모우트 현상을 방지하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체소자의 소자분리막을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 3a에 도시된 바에 있어서, 실리콘기판(100) 상에 패드산화막(110)과 질화막(120)을 순차적으로 증착한 후 질화막(120) 상에 트렌치를 형성하기 위한 감광막(미도시함) 패턴을 형성한 후, 이를 마스크로 하여 질화막(120)과 패드산화막(110) 및 실리콘기판(100)을 Cl₂, HBr, O₂및 N₂가스를 식각가스로 사용하여 건식식각해서 실리콘기판(100) 내에 트렌치(130)를 형성한다

이때, 상기 질화막(120)은 1000 ~ 1500Å 두께로 증착하여 후속 트렌치 식각공정 시, 식각 마스크로 사용할 수 있으며, 혹은 후속 공정인 화학기계적연마 공정에서 식각정지막으로 사용된다.

이어서, 도 3b에 도시된 바와 같이, 상기 결과물 상에 화학기상증착법으로 갭필산화막(140)을 증착하며, 이때, 실리콘기판(100) 내에 형성된 트렌치로 인하여 소자분리영역과 액티브 영역에 증착된 갭필산화막(140)에 단차가 형성된다.

이어서, 도 3c에 도시된 바와 같이, 상기 소자분리영역의 갭필산화막(140) 상부에 실리콘이 7~50% 함유된 감광막을 5000~15000Å 두께로 증착하여 소자분리영역 상부에 감광막 패턴(150)을 형성한 후, 도 3d에 도시된 바와 같이, 결과물을 50~200℃ 범위에서 O₂플라즈마를 이용하는 플라즈마 애슁 방법 또는 O₂이온을 임플란트 시키는 이온주입방법 중 어느 하나의 방법을 사용하여 옥시데이션 공정을 진행하여 감광막 패턴(150) 표면을 산화시킨다.

그리고, 도 3e에 도시된 바와 같이, 상기 옥시데이션된 감광막 패턴(150)을 마스크로 감광막 패턴(150)의 오정렬에 의한 액티브영역에 데미지의 인가 없이 액티브영역의 갭필산화막(140)을 일부 식각하여 소자분리영역과 액티브 영역의 단차를 완화시켜준다.

이어, 도 3f에 도시된 바와 같이, 상기 갭필산화막(140)을 식각정지막인 질화막(미도시함)이 400~800Å 잔류되도록 화학기계적연마(CMP) 공정을 진행하여 소자분리영역과 액티브 영역의 단차를 제거한 후, 인산(H₃PO₄)용액을 사용하여 질화막(미도시함)을 제거한다.

그 후, 도 3g에 도시된 바와 같이, 상기 결과물 상에 저압화학기상증착법으로 400~600℃ 의 온도범위에서 300~700Å의 두께로 비정질실리콘층(미도시함)을 형성한 후, 비정질실리콘층(미도시함)과 패드산화막(110)을 전면식각하여 돌출된 갭필산화막 측벽에 비정질실리콘 스페이서(160)를 형성한다.

그리고, 도 3h에 도시된 바와 같이, 상기 비정질실리콘 스페이서(미도시함)에 200~800℃의 온도범위에서 O₂플라즈마 처리하여 비정질실리콘 스페이서를 산화시켜 소자분리막(170)을 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의한 소자분리막 형성 시, 실리콘기판 상의 질화막을 제거한 후, 비정질실리콘층을 적층하고 이를 식각하여 소자분리막 상부 측벽에 비정질스페이서를 형성하여 옥시데이션 시킴으로써, 액티브 영역 상부의 소자분리막의 폭이 넓어져 후속 식각 및 세정공정에 의해 소자분리막의 양측 모서리가 과도하게 식각되어 형성되는 모우트 형상을 방지할 수 있어 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (6)

1. 실리콘기판 상의 소자분리영역에 트렌치를 형성한 후, 결과물 전체에 갭필산화막을 증착하여 트렌치를 매립하는 단계와;

   상기 결과물 상의 소자분리영역 상부에 감광막 패턴을 형성한 후, 옥시데이션 공정을 진행하여 감광막 패턴 표면을 산화시키는 단계와;

   상기 옥시데이션된 감광막 패턴을 마스크로 액티브영역의 갭필산화막을 일부 제거하는 단계와;

   상기 결과물을 질화막 상부까지 CMP공정을 진행하여 평탄화하는 단계와;

   상기 질화막을 제거한 후, 결과물 전체에 비정질실리콘층을 형성하는 단계와;

   상기 비정질실리콘층을 전면식각하여 돌출된 필드산화막 측벽에 비정질실리콘 스페이서를 형성하는 단계와;

   상기 비정질실리콘 스페이서에 옥시데이션 공정을 진행하여 스페이서를 산화시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
2. 제 1항에 있어서, 상기 감광막 패턴은 실리콘이 함유된 감광막 패턴으로 7~50%의 실리콘이 함유되는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
3. 제 1항에 있어서, 상기 감광막 패턴의 표면을 산화시키는 옥시데이션 공정은 50~200℃ 범위에서 O₂플라즈마를 이용하는 플라즈마 애슁 방법 또는 O₂이온을 임플란트 시키는 이온주입방법을 사용하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
4. 제 1항 또는 제 2항에 있어서, 상기 감광막 패턴은 실리콘이 함유된 감광막을 5000~15000Å 두께로 증착하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
5. 제 1항에 있어서, 상기 비정질실리콘층은 저압화학기상증착법으로 400~600℃ 의 온도범위에서 300~700Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
6. 제 1항에 있어서, 상기 비정질실리콘 스페이서를 산화시키는 옥시데이션 공정은 200~800℃의 온도범위에서 O₂플라즈마 처리하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.