KR20040038118A - 반도체소자의 소자분리막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정 중 소자분리막 제조방법에 관한 것으로, 얕은 트렌치 소자격리(Shallow Trench Isolation)공정에 의하여, 트렌치 내부를 매립하여 소자분리막 프로파일(profile)을 구현하는 과정에 있어서, 트렌치가 형성된 실리콘기판의 트렌치 내측벽에 산화물로 구성된 스페이서를 형성한 다음, 인산용액을 사용하여 실리콘기판의 활성영역 상부에 형성된 패드질화막을 트렌치 측벽 방향으로 일부 제거함으로써, 후속 갭필산화막에 의한 트렌치 매립 시, 상기 갭필산화막에 의해 소자분리영역이 충분히 확보될 수 있어서, 소자분리막 모서리에 험프(hump) 및 전계집중현상 등의 발생을 방지할 수 있고, 이에 따라 반도체 소자의 특성, 신뢰성을 향상시키는 소자분리막 제조방법에 관한 것이다.

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}
본 발명은 반도체 소자의 제조 공정 중 소자분리막 제조방법에 관한 것으로, 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의하여, 트렌치 내부를 매립하여 소자분리막 프로파일(profile)을 구현하는 과정에 있어서, 트렌치가 형성된 실리콘기판의 트렌치 내측벽에 산화물로 구성된 스페이서를 형성한 다음, 인산용액을 사용하여 실리콘기판의 활성영역 상부에 형성된 패드질화막을 트렌치 측벽 방향으로 일부 제거함으로써, 후속 갭필산화막에 의한 트렌치 매립 시, 상기 갭필산화막에 의해 소자분리영역이 충분히 확보될 수 있어서, 소자분리막 모서리에 험프(hump) 및 전계집중현상 등의 발생을 방지할 수 있고, 이에 따라 반도체 소자의 특성, 신뢰성을 향상시키는 소자분리막 제조방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
그런데, 상기 소자분리영역을 형성하는 공정에 있어서는, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적 연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI 공정이 최근에 많이 이용되고 있다.
그러나, 상기 종래 기술에 의한 소자분리막 형성방법에 따르면, 트렌치 식각 시, 트렌치의 상부 모서리에 날카로운 모서리가 형성되고, 패드질화막 제거 시, 갭필산화막과 패드질화막의 서로 다른 식각율에 의해 상기 날카로운 모서리 부분에 모우트(moat)가 형성되어, 소자 구동시 소자분리막 모서리 부분에 전기적집중현상(fringing field)이 유발될 수 있으며, 이에 따라, 소자가 비정상적으로 구동하게 되는 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 제조방법을 나타내는 공정 순서도이다.
상기 종래 기술에 의한 소자분리막 형성방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 절연막으로써, 소정의 두께를 가지는 패드질화막(2)을 적층한 후, 식각공정을 진행하여 트렌치(3)를 형성하였다. 이때, 상기 트렌치의 상부와 하부 모서리가 "A"와 같이 날카롭게 형성된다.
그리고, 도 1b에 도시된 바와 같이, 상기 트렌치(3) 내부에 HDP 산화막을 갭필산화막(4)으로 이용하여 트렌치(3)를 매립하였다.
그 후, 도 1c에 도시된 바와 같이, 상기 결과물을 패드질화막(2)까지 화학기계적 연마공정을 진행하여 평탄화한 후, 인산용액으로 습식식각하여 패드질화막(2)을 제거함으로써 소자분리막(5)이 형성되었다. 이때, 상기 습식식각에 의한 패드질화막(2) 제거 시, 갭필산화막(4)과 패드질화막(2)의 서로 다른 식각율에 의해 소자분리막 모서리 부분에 "B"와 같이 모우트(moat)가 형성된다.
즉, 상기와 같은 종래 기술에 의한 반도체소자의 소자분리막 제조방법을 이용하게 되면, 상기 트렌치 식각 시, 트렌치의 상부 모서리에 "A"와 같은 날카로운 모서리가 형성되며, 후속, 패드 질화막 제거 시, 갭필산화막과 패드질화막과의 서로 다른 식각율에 의해, 소자분리막 모서리 부분에 "B"와 같은 모우트(moat)가 형성되는 바, 이로 인하여, 소자 구동 시 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라, 험프(hump)로 인한 문턱전압의 변화 현상이 발생되어 소자가 비정상적으로 구동하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 STI 공정에 의해 소자분리막 프로파일(profile)을 구현하는 공정에 있어서, 트렌치가 형성된 실리콘기판의 활성영역 상부에 형성된 패드질화막을 트렌치 측벽 방향으로 일부 제거한 다음 갭필산화막에 의해 트렌치를 매립함으로써, 갭필산화막에 의해 소자분리영역을 충분히 확보할 수 있고, 모우트의 발생을 방지할 수 있으며, 이에 따라, 상기 모우트에 의한 험프(hump) 및 전계집중현상을 방지할 수 있도록 하는 소자분리막 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 제조방법을 나타내는 공정 순서도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 패드산화막
120 : 패드질화막 130 : 트렌치
140 : 스페이서 150 : 이온주입
160 : 갭필산화막 170 : 소자분리막
상기 목적을 달성하기 위하여, 본 발명은 소자분리막 제조 공정에 있어서, 패드산화막과 패드질화막이 순차적으로 형성된 실리콘기판 상에 트렌치를 형성한 다음 라운딩 산화 공정을 진행하는 단계와, 상기 라운딩 산화된 트렌치 내부 측벽에 스페이서를 형성하는 단계와, 상기 패드질화막의 측벽을 소정부분 습식식각하여제거하는 단계와, 상기 실리콘기판 전면에 BF2이온을 이온주입하는 단계와, 상기 이온주입된 결과물 전면에 갭필산화막을 증착한 다음 화학기계적 연마 공정을 진행하여 결과물을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.
즉, 상기 본 발명에 의한 소자분리막 제조방법에 의하면, 상기 라운딩 산화 공정에 의하여, 트렌치의 상부 모서리를 라운딩 할 수 있으므로, 상기 트렌치 상부에 날카로운 모서리가 형성됨으로써 일어나는 종래 기술의 문제점을 해결할 수 있으며, 또한, 상기 트렌치 내측벽에 스페이서를 형성하고, 활성영역의 패드질화막 측벽을 소정부분 식각하여 소자분리영역을 확보한 다음, 실리콘기판 내에 BF2이온을 이온주입함으로써, 최종 형성된 소자분리막에 모우트가 발생되는 것을 방지 할 수 있게 되는 것이다.
상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 라운딩 산화된 트렌치 내부 측벽에 스페이서를 형성하는 단계는 라운딩 산화된 트렌치 전면에 산화물을 증착하는 단계와, 상기 산화물을 스페이서 식각하여 트렌치 내측벽에만 산화물을 잔류시키는 단계를 포함하여 구성됨이 바람직하다.
또한, 상기 소자분리막 제조방법에 있어서, 상기 패드질화막의 측벽을 소정부분 습식식각하여 제거하는 단계는 패드산화막을 측벽방향으로 약 200Å 타겟을 설정하여 불산과 인산을 이용하여 습식식각하는 것이 바람직하다. 이러한 공정에 의하여, 활성영역 상부의 패드질화막 소정부분이 제거된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시된 바에 있어서, 실리콘기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 형성하고, 상기 패드질화막(120) 상부에 감광막(미도시함)을 도포한 다음 노광 및 현상 공정을 진행하여 트렌치 형성영역이 정의되도록 감광막(미도시함)을 패터닝한다. 이때, 상기 패드산화막(110)은 약 100Å 정도의 두께로 증착하여 실리콘기판(100)과 패드질화막(120)의 스트레스 완화용 및 후속 패드질화막(120) 제거 시, 식각정지막 역할을 하며, 패드질화막(120)은 약 1000Å 두께로 증착하여 후속 트렌치 식각공정 시, 식각 마스크로 사용할 수 있으며, 혹은 후속 공정인 화학기계적연마 공정에서 식각정지막으로 사용된다.
이어서, 상기 패터닝된 감광막(미도시함)을 식각마스크로 하여 패드질화막(120)과 패드산화막(110) 및 실리콘기판(100)을 순차적으로 식각하여 실리콘기판(100) 내에 트렌치(130)를 형성한다. 이때, 상기 트렌치(130)는 실리콘기판(100) 표면으로부터 약 3500Å 깊이로 식각하여 형성한다.
도 2b에 도시된 바와 같이, 상기 트렌치(130)가 형성된 결과물에 라운딩 산화 공정 즉, 고온에서 건식 옥시데이션 방식으로 산화공정을 진행하여 트렌치(130) 상부 모서리를 라운딩지게 형성하여 트렌치 상부 모서리 부분에 전기적 집중현상(fringing field)이 유발되는 것을 방지함으로써, 전기적 열화의 발생을방지한다.
그리고, 상기 라운딩 산화된 트렌치(130) 전면에 LPCVD 산화막 또는 PE-TEOS와 같은 산화물(미도시함)을 500~700Å 두께로 증착한 다음 트렌치(130) 하부 실리콘기판(100)은 노출시키고 트렌치(130) 내측벽에만 산화물이 잔류되도록 산화물을 건식식각하여 트렌치(130) 내측벽에 스페이서(140)를 형성한다. 이때, 상기 스페이서의 상부는 패드질화막 하부에 위치하며, 라운딩 산화 공정을 먼저 진행한 다음 산화물(미도시함)을 증착하는 이유는 LPCVD 산화막 또는 PETEOS와 같은 산화물(미도시함)은 특성 상 실리콘기판(100)과의 계면 특성이 나쁨으로 산화물(미도시함)과 실리콘기판(100)의 계면에서 누설전류 특성 열화되는 것을 방지하기 위해서이다.
도 2c에 도시된 바와 같이, 상기 트렌치(130)의 상부 모서리 즉, 활성영역과 소자분리영역이 접하는 패드질화막(120)의 측벽을 약 200Å 타겟으로 불산과 인산을 이용하여 습식식각함으로써, 패드질화막(120) 하부의 패드산화막(110)을 소정부분 노출시킨다. 이때, 상기 습식식각은 HF와 H2O가 99 : 1의 비율로 혼합된 불산용액에서 약 1분 동안 세정한 후, 인산용액에서 약 3분동안 세정하여 진행한다.
도 2d에 도시된 바와 같이, 상기 패드질화막(120)의 측벽이 소정부분 제거된 결과물 전면에 BF2이온을 주입한다. 이때, 상기 BF2이온은 약 50KeV의 에너지로 약 2.0E13/㎠의 도즈량을 약 7°의 기울기로 주입한다. 또한, 상기 BF2이온은 패드질화막(120)과 산화물로 구성된 스페이서(140)가 이온주입 방어 마스크 역할을 하여 노출된 활성영역의 패드산화막(110) 즉, 트렌치(130) 상부 모서리 부분에만 주입되어 트렌치(130) 상부 모서리의 전류를 제어한다.
도 2e에 도시된 바와 같이, 결과물 전체에 갭필산화막(160)을 약 6000Å 정도 증착하여 트렌치를 매립한 후, 950 ~ 1200℃의 온도로 30분간 N2분위기로 열처리하여 갭필산화막(160)의 밀도를 균일하게 한다.
이후, 상기 결과물 상에 고 선택비 슬러리(High Selectivity Slurry : HSS)를 이용하여 식각정지막의 역할을 하는 패드질화막(120)이 0~50% 정도 제거되도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한다.
도 2f에 도시된 바와 같이, 상기 패드질화막(미도시함)을 세정공정에 의해 제거함으로써, "C"와 같이 트렌치 상부 모서리의 날카로운 형상을 활성영역의 제거된 패드질화막 영역까지 갭필산화막(160)에 의해 소자분리영역을 충분히 확보하게 된다.
도 2g에 도시된 바와 같이, 소자분리영역이 충분히 확보된 실리콘기판(100) 전체에 세정공정을 진행하여 소자분리막(170)을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 트렌치가 형성된 실리콘기판의 활성영역과 소자분리영역 경계면 즉, 트렌치 상부 모서리의 라운딩 특성이 향상될 수 있으며, 갭필산화막에 의해 활성영역의 소정부분을 덮어 소자분리영역을 확보하여 모우트의 발생을 방지할 수있게 된다.
또한, 상기 확보된 소자분리영역의 실리콘기판 내에 BF2이온을 주입하여 트렌치 상부 모서리의 전류를 제어할 수 있게 된다.
그 결과, 소자분리막 모서리에 험프(hump) 및 전계집중현상 등이 발생되는 것을 방지되어 반도체 소자의 특성, 신뢰성을 개선시키고 그에 따른 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 소자분리막 제조 공정에 있어서,
    패드산화막과 패드질화막이 순차적으로 형성된 실리콘기판 상에 트렌치를 형성한 다음 라운딩 산화 공정을 진행하는 단계와;
    상기 라운딩 산화된 트렌치 내부 측벽에 스페이서를 형성하는 단계와;
    상기 패드질화막의 측벽을 소정부분 습식식각하여 제거하는 단계와;
    상기 실리콘기판 전면에 BF2이온을 이온주입하는 단계와;
    상기 이온주입된 결과물 전면에 갭필산화막을 증착한 다음 화학기계적 연마 공정을 진행하여 결과물을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  2. 제 1항에 있어서, 상기 라운딩 산화된 트렌치 내부 측벽에 스페이서를 형성하는 단계는 라운딩 산화된 트렌치 전면에 산화물을 증착하는 단계와;
    상기 산화물을 스페이서 식각하여 트렌치 내측벽에만 산화물을 잔류시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제 2항에 있어서, 상기 산화물은 라운딩 산화된 트렌치 전면에 500~700Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제 1항에 있어서, 상기 패드질화막의 측벽을 소정부분 습식식각하여 제거하는 단계는 패드산화막을 측벽방향으로 약 200Å 타겟을 설정하여 불산과 인산을 이용하여 습식식각하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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