KR20050047746A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 더욱 상세히는 스페이서산화막과 스페이서질화막의 2중스페이서막 형성 후에 트렌치를 형성한다. 이어서, 상기 스페이서질화막을 제거하고 상기 트렌치 내에 희생열산화막과 측벽열산화막을 형성한 다음 붕소 이온주입을 실시함에 따라 트렌치 하단부와 소자분리영역 끝단부에 붕소이온의 농도를 높이고 라이너 질화막을 증착함으로써, 트렌치 형성 후 희생산화막 습식제거시에, 패드산화막이 과도하게 식각되어 트렌치 모서리 상단부의 매립산화막이 실리콘 기판 아래로 꺼지는 모우트(moat)를 없애고 문턱전압을 안정하게 유지하여 전계집중에 의한 접합 누설전류를 줄여서 소자의 전기적 열화, 특히 리프래쉬를 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 스페이서산화막 및 스페이서질화막 형성 후 트렌치를 형성하고, 스페이서질화막 제거 후 트렌치 내에 희생산화막과 열산화막을 형성하여 붕소이온주입을 실시한 다음 라이너 질화막을 증착함으로써, 각종 산화막 제거시에 소자분리영역 끝단부의 산화막이 과도하게 식각되어 실리콘 표면 아래로 꺼지는 모우트(moat)현상을 방지하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
일반적으로, 실리콘 기판 상에 트렌지스터와 커패시터 등을 형성하기 위하여 실리콘 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 매립산화막을 증착시킨 후 화학기계적 연마공정으로 매립산화막의 불필요한 부분을 식각하므로 소자분리영역을 실리콘 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
이러한 종래의 반도체 장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 갭필링(Gap Filling)공정으로 매립산화막을 충전시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이다.
이 때, 트렌치 형성 후 트렌치 측벽의 희생열산화막을 제거하고, 2차 열산화막 형성 뒤 트렌치 부분에 매립산화막을 채우는데, 채워진 매립산화막을 화학기계적연마(CVD)함으로써 노출된 질화막을 인산용액으로 습식식각한다. 그 후 소자영역의 노출된 산화막을 습식식각으로 충분히 제거하고 이온주입공정시 유발되는 실리콘기판의 데미지(damage)를 줄이기 위하여 다시 산화막을 성장시키고, 이온주입공정으로 웰을 형성한 후 상기에서 성장된 산화막을 습식식각으로 제거한 다음 게이트 형성공정을 거치게 되는데, 소자영역의 세번에 걸친 열산화막 습식식각시 소자영역과 소자분리영역간 경계 부위의 매립산화막이 과도하게 식각되어서 소자구동시 소자영역의 끝단에 전기적 집중현상(fringing field)이 유발됨으로 인해 소자의 전기적 열화 특히 리프레쉬 감소를 가져올 뿐만 아니라, 심한 경우에는 소자영역과 필드산화막 경계 부위의 산화막이 과도하게 식각되어서 게이트형성시 게이트 전극 물질이 잔류하게 되고 그 결과 게이트전극과 게이트전극 사이의 분리가 되지 않아서 전기적 쇼트를 유발하게 된다는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 특히 스페이서산화막과 스페이서질화막의 2중스페이서막 형성 후에 트렌치를 형성하고, 스페이서질화막 제거 후 트렌치 측벽 희생열산화막과 측벽열산화막을 형성하여, 붕소 이온주입을 실시함에 따라 트렌치 하단부와 소자분리영역 끝단부에 붕소이온의 농도를 높인 다음 라이너질화막을 증착함으로써, 트렌치 형성 후 희생산화막 습식제거시 패드산화막이 과도하게 식각되어 트렌치 모서리 상단부의 매립산화막이 실리콘 기판 아래로 꺼지는 모우트(moat)를 없애고 문턱전압을 안정하게 유지하여 전계집중에 의한 접합 누설전류를 줄여서 소자의 전기적 열화, 특히 리프래쉬(refresh)를 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 패드산화막과 패드질화막을 순차적으로 증착하는 단계와, 상기 패드산화막과 패드질화막을 식각하여 소자분리영역을 형성하는 단계와, 상기 소자분리영역이 정의된 결과물 상에 라이너산화막 및 라이너질화막을 순차적으로 증착하는 단계와, 상기 라이너산화막 및 라이너질화막을 식각하여 상기 소자분리영역 측벽에 스페이서산화막 및 스페이서질화막을 형성하는 단계와, 노출된 실리콘 기판을 식각해 소정 깊이의 트렌치를 형성하는 단계와, 상기 스페이서질화막을 제거한 후 상기 트렌치 측벽에 희생산화막을 형성하는 단계와, 상기 희생산화막 제거 후 노출된 실리콘에 1차열산화막을 형성하는 단계와, 상기 결과물 상에 이온주입 실시 후 2차 라이너질화막을 증착하는 단계와, 상기 결과물 상에 매립산화막을 적층하여 상기 트렌치를 매립하는 단계와, 상기 매립산화막을 소정의 깊이로 식각하고 이를 통해 노출된 2차 라이너질화막과 스페이서산화막 및 패드산화막과 패드질화막을 제거하는 단계와, 노출된 실리콘 기판에 2차열산화막을 형성한 후 이온주입을 실시하는 단계와, 상기 이온주입 후 2차열산화막을 제거하고 최종 소자분리막을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법에 따르면, 상기 스페이서 산화막이 붕소이온의 스크린 역할을 함에 따라 모우트(moat)를 방지할 수 있고, 상기 라이너질화막은 각종 산화막 습식제거시에 트렌치 상단부 모서리의 소자분리 산화막 식각을 방지해준다.
상기에서 이온주입시 사용하는 불순물은 붕소(B)이온으로 하는 것을 특징으로 하고, 상기 붕소이온주입은 트렌치 열산화막 형성전에 진행하거나, 라이너질화막 형성후에 진행해도 되는 것을 특징으로 한다.
또한, 상기 이온주입 공정은 10~100keV의 에너지로, 1E10~1E15 atoms/㎝의 도즈량으로 실시하는 것을 특징으로 하며, 희생산화막 제거공정은 불산(hf)용액으로 희생산화막 두께의 100~300%만큼 제거하는 것이 바람직하다.
이하, 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 1a 내지 도 1j는 본 발명에 의한 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 공정단면도들이다.
도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 실리콘기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 증착한 후 상기 패드질화막(120) 상에 트렌치를 형성하기 위한 감광막 패턴(130)을 형성한다.
이때, 상기 패드산화막(110)은 상부에 증착되는 막에 대한 스트레스 완화 역할을 하도록 30~300Å의 두께로 증착하는 것이 바람직하고, 상기 패드질화막(120)은 트렌치(115) 식각 공정시 블로킹막 역할을 하도록 500~3000Å 두께로 증착하는 것이 바람직하다.
그리고, 도 1b에 도시된 바와 같이, 감광막 패턴(130)을 마스크로 하여 소자분리영역(105)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 감광막 패턴(130)을 제거한 후 라이너산화막(140)과 라이너질화막(150)을 순차적으로 증착한다.
이 때 라이너질화막(150)은 30~300Å의 두께로 형성하는 것이 바람직하다.
그 후, 도 1d에 도시된 바와 같이, 상기 라이너질화막(150)을 마스크로 하여 건식식각한 후, 소자분리영역 측벽에 스페이서질화막(151)과 스페이서산화막(141)을 형성한다. 계속해서, 노출된 실리콘기판(100)을 건식식각하여 소정 깊이의 트렌치(115)를 형성한다.
즉, 상기 스페이서산화막(141)과 스페이서질화막(151)(즉, 2중스페이서막)이 충분한 여유를 줌으로써, 이어지는 후속공정인 패드산화막(110) 및 희생산화막(미도시) 습식제거공정 시에, 측벽에서 침투하는 산화막 제거 용액(주로 불산이나 BOE)으로 인해 트렌치(115) 상단부 모서리의 산화막이 실리콘 계면 밑으로 꺼지는 모우트(moat)현상을 방지하도록 한다.
이 때, 상기 트렌치(115)의 소정 깊이는 실리콘 표면 기준으로 1000~5000Å으로 하는 것이 바람직하다.
그리고 도 1e에 도시된 바와 같이, 측벽에 노출된 상기 스페이서질화막(151)을 식각하여 제거한 후, 노출된 실리콘을 열산화시켜 트렌치(115) 내에 희생산화막(미도시)을 형성하고 다시 습식식각으로 희생산화막(미도시)을 제거한 다음, 노출된 실리콘을 열산화시켜 1차열산화막(200)을 형성한다.
상기에서 희생산화막(미도시)은 700~1100℃의 온도에서 30~300Å의 두께로 형성하는 것이 바람직하다.
또한, 희생산화막(미도시) 형성 후 형성되는 1차열산화막(200)도 700~1100℃의 온도에서 30~300Å의 두께로 형성하는 것이 바람직하다.
여기서, 이와 같이 2회에 걸친 열산화 공정은 건식산화공정으로 하여 진행함으로써 소자분리영역의 모서리를 완만하게 형성하도록 한다.
이어서 도 1f에 도시된 바와 같이, 붕소(B)를 이온주입하여, 트렌치영역(115)의 하단부와 소자분리영역(105) 모서리 부분의 실리콘에 붕소(B) 이온 농도를 높임으로써, 소자의 문턱전압을 안정시키고 전기적 열화를 방지할 뿐만 아니라, 소자매립지역에 2차 라이너질화막(210)을 증착해서 열산화공정시 유발되는 산소의 확산을 방지한다.
이 때 붕소(B) 이온주입 공정은 1차열산화막(200) 형성 전에 진행하거나, 2차 라이너질화막(210) 형성 후에 진행할 수 있으며, 10~100keV의 에너지로 1E10~1E15 atoms/㎝의 도즈량으로 실시하도록 한다.
또한, 라이너질화막은 30~300Å의 두께로 증착한다.
그리고 도 1g에 도시된 바와 같이, 고밀도플라즈마산화막(HDP)을 매립산화막(220)으로 하여 충분히 두껍게 증착해서 트렌치영역(115)을 매립한다.
이후, 도 1h에 도시된 바와 같이, 상기 매립산화막(220)을 패드질화막(120) 상부까지 화학기계적연마(CVD)를 이용하여 연마한 후, 습식식각을 실시하여 상기 매립산화막(220)이 패드질화막(120) 상부보다 낮고 패드산화막(110) 보다는 높도록 매립산화막(220)의 단차를 조절한다.
이 때, 매립산화막(220)의 단차는 실리콘 계면 기준으로 0~500Å으로 맞춘다.
또한, 매립산화막(220)으로 사용되는 고밀도플라즈마산화막(HDP) 대용으로 오존티오스(O3-TEOS)를 비롯해 CVD 산화막을 사용할 수도 있다.
이어서, 도 1i에 도시된 바와 같이, 노출된 2차 라이너질화막(210) 및 스페이서산화막(141)을 제거하고, 패드질화막(120)을 인산용액으로 습식식각하며 하층부의 패드산화막(110)을 불산용액으로 습식식각하여 제거함으로써 노출된 실리콘기판(100)을 열산화시켜 상기 실리콘기판(100) 상에 2차 열산화막(250)을 형성 한 후 붕소(B)이온을 주입한다.
즉, 상기에서 패드산화막 제거 시에 발생할 수 있는(소자분리영역 끝단부의 산화막이 과도하게 식각되어 실리콘 표면 아래로 꺼지는)모우트(moat) 현상을 도2d에서 생성된 스페이서산화막이 막아주는 것이다.
계속하여, 도 1j에 도시된 바와 같이, 게이트산화막(300)을 형성해서 최종 소자분리막을 형성한다.
즉, 붕소(B)이온주입으로 소자영역 가장자리의 붕소(B)농도를 높여서 소자의 문턱전압을 안정시키고 소자의 전기적 열화를 방지할 뿐만 아니라 게이트 전극에 잔류물이 존재하는 것을 방지하면서 소자분리막을 형성할 수 있는 것이다.
상기한 바와 같이 본 발명은 스페이서산화막과 스페이서질화막의 2중스페이서막을 사용하면서 트렌치를 형성하고 2차에 걸쳐 트렌치 열산화막과 라이너 질화막을 사용함으로써, 이어지는 패드산화막 및 희생산화막 습식제거공정 시에 측벽에서 침투하는 산화막 제거 용액(주로 불산이나 BOE)으로 인해 트렌치 상단부 모서리의 산화막이 실리콘 계면 밑으로 꺼지는 모우트(moat)를 형성시키지 않으면서, 붕소이온주입으로 소자영역 가장자리의 붕소농도를 높여서 소자의 문턱전압을 안정시키고 소자의 전기적 열화를 방지할 뿐만 아니라 게이트전극에 잔류물이 존재하는 것을 방지하는 이점이 있다.
도1a 내지 도1j는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 공정단면도들
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 105 : 소자분리영역
115 : 트렌치영역 140 : 라이너산화막
141 : 스페이서산화막 150 : 라이너질화막
151 : 스페이서질화막 200 : 1차열산화막
210 : 2차 라이너 질화막 220 : 매립산화막
250 : 2차열산화막 300 : 게이트 산화막
Claims (5)
- 실리콘 기판 상에 패드산화막과 패드질화막을 순차적으로 증착하는 단계와,상기 패드산화막과 패드질화막을 식각하여 소자분리영역을 형성하는 단계와,상기 소자분리영역이 정의된 결과물 상에 라이너산화막 및 라이너질화막을 순차적으로 증착하는 단계와,상기 라이너산화막 및 라이너질화막을 식각하여 상기 소자분리영역 측벽에 스페이서산화막 및 스페이서질화막을 형성하는 단계와,노출된 실리콘 기판을 식각해 소정 깊이의 트렌치를 형성하는 단계와,상기 트렌치 측벽에 노출된 스페이서질화막을 제거한 후 노출된 실리콘에 희생산화막을 형성하는 단계와,상기 희생산화막 제거 후 노출된 실리콘에 1차열산화막을 형성하는 단계와,상기 결과물 상에 이온주입 실시 후 2차 라이너질화막을 증착하는 단계와,상기 결과물 상에 매립산화막을 적층하여 상기 트렌치를 매립하는 단계와,상기 매립산화막을 소정의 깊이로 식각하고 이를 통해 노출된 제2차 라이너질화막과 스페이서산화막 및 패드산화막과 패드질화막을 제거하는 단계와,노출된 실리콘 기판에 2차열산화막 형성 후 이온주입을 실시하는 단계와,상기 이온주입 후 2차열산화막을 제거하고 최종 소자분리막을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서, 상기 이온주입시 사용하는 불순물은 붕소(B)이온으로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서, 상기 이온주입은 트렌치 열산화막 형성 전에 진행하거나 라이너질화막 형성 후에 진행해도 되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서, 상기 이온주입은 10~100keV의 에너지로 1E10~1E15 atoms/㎝의 도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제1항에 있어서, 열산화막 제거는 불산(hf)용액으로 희생산화막 두께의 100~300%만큼 제거해야 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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| KR1020030081528A KR20050047746A (ko) | 2003-11-18 | 2003-11-18 | 반도체 소자의 소자분리막 형성 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843246B1 (ko) * | 2007-05-22 | 2008-07-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
| CN117747536A (zh) * | 2024-02-21 | 2024-03-22 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制备方法 |
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2003
- 2003-11-18 KR KR1020030081528A patent/KR20050047746A/ko not_active Application Discontinuation
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