CN117747536A - 一种半导体器件的制备方法 - Google Patents
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Abstract
本申请公开了一种半导体器件的制备方法，包括：在半导体层中形成掺杂区；在半导体层的第一表面形成绝缘层，并且形成从绝缘层远离半导体层的表面延伸至半导体层内部的沟槽，沟槽包括上部、下部以及上部和下部之间的顶角，掺杂区与沟槽邻接；形成第一氧化层、隔离层以及第二氧化层，所述第一氧化层覆盖所述沟槽下部的内壁以及所述顶角，所述隔离层共形地覆盖所述第一氧化层以及所述上部的内壁，所述第二氧化层覆盖所述隔离层，并且填充所述沟槽；以及去除沟槽的上部内的第二氧化层和部分的绝缘层；其中，在形成第二氧化层之后，或者在去除沟槽的上部内的第二氧化层和部分的绝缘层之后还包括对沟槽的顶角进行离子注入的步骤。
Description
技术领域
本申请涉及半导体技术领域，具体地，涉及一种半导体器件的制备方法。
背景技术
随着集成电路尺寸的减小，目前的研究致力于增大半导体衬底的单位面积上有源器件的密度，器件间的有效绝缘隔离变得更加重要。现有技术中形成隔离区域的方法主要有局部氧化隔离（Local Oxidation of Silicon，简称LOCOS）工艺或浅沟槽隔离（ShallowTrench Isolation，简称STI）工艺。LOCOS工艺是在晶片表面淀积一层氮化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅，有源器件在氮化硅所确定的区域生成。但是LOCOS工艺只适用于大尺寸器件的设计和制造。
随着半导体工艺进入深亚微米时代，0.18μm以下的器件例如MOS电路的有源区隔离层已大多采用STI工艺来制作。STI工艺具有电性隔离效果好、占用面积小等优点，其可减少占用半导体衬底表面的面积、增加器件的集成度、保持表面平坦度、较少通道宽度侵蚀等。
但是随着工艺尺寸的减小，STI应力效应也越来越明显，STI应力效应影响掺杂区的掺杂离子扩散，因而进一步加剧反向窄沟道效应（Inverse Narrow Width Effect，INWE）。由于反向窄沟道效应，半导体器件的阈值电压随着沟道宽度的减小而减小，导致半导体器件的一致性变差。
发明内容
鉴于上述问题，本申请的目的在于提供一种半导体器件的制备方法，对掺杂区的离子浓度进行补偿，从而抑制半导体器件的反向窄沟道效应（Inverse Narrow WidthEffect，INWE）。
根据本发明的一方面，提供一种半导体器件的制备方法，包括：在半导体层中形成掺杂区；在所述半导体层的第一表面形成绝缘层，并且形成从绝缘层远离半导体层的表面延伸至半导体层内部的沟槽，所述沟槽包括上部、下部以及上部和下部之间的顶角，所述掺杂区与所述沟槽邻接；形成第一氧化层、隔离层以及第二氧化层，所述第一氧化层覆盖所述沟槽下部的内壁以及所述顶角，所述隔离层共形地覆盖所述第一氧化层以及所述上部的内壁，所述第二氧化层覆盖所述隔离层，并且填充所述沟槽；以及去除所述沟槽上部内的第二氧化层和部分的绝缘层；其中，在形成第二氧化层之后，或者在去除所述沟槽上部内的第二氧化层和部分的绝缘层之后还包括对所述沟槽的顶角进行离子注入的步骤。
可选地，对所述沟槽的顶角进行离子注入的方法包括：形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度高于顶角的高度；在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；以及经由图案化的掩模层对所述沟槽的顶角进行离子注入。
可选地，对所述沟槽的顶角进行离子注入的方法包括：形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度高于顶角的高度；在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；以及经由图案化的掩模层对所述沟槽的顶角进行离子注入。
可选地，经由图案化的掩模层对所述沟槽的顶角进行离子注入之前还包括：对所述顶角与所述沟槽中的第二氧化层的交界处注入硅离子和氧离子。
可选地，对所述沟槽的顶角进行离子注入的方法包括： 形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度低于顶角的高度；在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；经由图案化的掩模层对所述沟槽的顶角进行离子注入；以及形成填充所述空腔的氧化层。
可选地，对所述沟槽的顶角进行离子注入的方法包括：形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度低于顶角的高度；在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；经由图案化的掩模层对所述沟槽的顶角进行离子注入；以及形成填充所述空腔的氧化层。
可选地，对所述沟槽的顶角进行离子注入的方法包括：形成所述第二氧化层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；经由图案化的掩模层在所述第一区域内的沟槽中形成空腔，其中，剩余的第二氧化层的高度高于或者低于顶角的高度；以及继续经由形成空腔的图案化的掩模层对所述沟槽的顶角进行离子注入；其中，剩余的第二氧化层的高度低于顶角的高度时，还包括：形成填充所述空腔的氧化层。
可选地，对所述沟槽的顶角进行离子注入的方法包括：去除所述沟槽的上部内的第二氧化层和部分的绝缘层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；经由图案化的掩模层对所述沟槽的顶角进行离子注入。
可选地，对所述沟槽的顶角进行离子注入的方法包括：去除所述沟槽的上部内的第二氧化层和部分的绝缘层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，所述沟槽中第二氧化层的中心区域，暴露出所述第二氧化层与所述顶角的交界区域；在第二区域内，图案化的第五掩模层PR5覆盖整个半导体结构的表面；经由图案化的掩模层对所述沟槽的顶角进行离子注入。
可选地，在对所述沟槽的顶角进行离子注入之后，还包括湿法刻蚀的步骤。
本申请意想不到的技术效果是：
本申请实施例对STI结构中沟槽的顶角进行离子注入以实现对顶角处的离子浓度的补偿，以使得顶角处的离子即使有部分扩散至STI结构的第二氧化层中，其离子浓度依然满足需求，进一步防止出现NWE问题。
本申请实施例在STI结构的沟槽内形成第二氧化层之后进行氟化硼（BF2）/硼（B）离子注入，实现对顶角处的离子浓度的补偿，防止形成第二氧化层的高温退火过程对离子注入的影响，减少顶角处的离子扩散。同时，此时沟槽内已经填充有部分的第二氧化层，避免了掩模层去除过程中掩模层的残留问题。
在优选的实施例中，对沟槽的顶角进行离子注入之前，去除沟槽内部分的第一氧化层，以保证离子注入精准地注入至顶角处。
在优选的实施例中，去除第一氧化层过程中，可以选择形成掺杂区的掩模版形成掩模层，以节约制作掩模版的成本。
在优选的实施例中，去除第一氧化层过程中，采用重新制作掩模版在绝缘层表面形成掩模层，掩模层暴露第一区域内沟槽中的第二氧化层，覆盖第一区域中的绝缘层表面以及第二区域的整个表面。经由上述掩模层进行离子注入，防止离子源打穿第一区域内的绝缘层进入到掺杂区，从而只会将离子注入到顶角处，而不会注入到有源区的中心区域。且离子注入之后可以增加湿法刻蚀的过程，以调整第一区域内沟槽中的第二氧化层的高度。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat 降低的情形。
在优选的实施例中，去除沟槽内部分的第一氧化层之后，沟槽103内剩余的第一氧化层的高度高于顶角的高度，对顶角表面的隔离层与沟槽内的第二氧化层的交界处注入硅（Si）离子和氧（O）离子，在后续的高温制程中，硅（Si）离子和氧（O）离子共价键重组，重新形成SiO2，重组形成的SiO2的原子排列结构与采用高密度等离子体（High Density Plasma,HDP）沉积工艺形成的SiO2的原子排列结构不同，以此改变或大大减弱第二氧化层106在第一区域101a的应力。
在优选的实施例中，去除沟槽内部分的第一氧化层之后，沟槽103内剩余的第一氧化层的高度低于顶角的高度，可以直接对顶角处进行离子注入。
在优选的实施例中，在去除氮化层之后，对顶角进行离子注入，且离子注入过程中形成第五掩模层，第五掩模层覆盖第一区域中的绝缘层表面，第一区域中第二氧化层的中心区域以及第二区域的整个表面，暴露出第一区域中第二氧化层与顶角的交界区域。经由第五掩模层对有源区与第一氧化层106的上部顶角进行离子注入，防止离子源进入到掺杂区以及第一氧化层106的中心区域，以防止掺杂区以及第一氧化层的中心区域受到离子注入以及离子注入的影响。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a至图1f示出了本申请第一实施例的半导体器件制备过程中各个阶段的截面示意图；其中：
图1a示出了在半导体层中形成掺杂区的截面示意图；
图1b示出了在半导体层的第一表面形成绝缘层，并且形成沟槽的截面示意图；
图1c示出了形成第一氧化层以及隔离层的截面示意图；
图1d示出了形成第二氧化层的截面示意图；
图1e-1示出了一实施例中去除沟槽中部分的第二氧化层，在沟槽中形成空腔的截面示意图；
图1e-2示出了另一实施例中去除沟槽中部分的第二氧化层，在沟槽中形成空腔的截面示意图；
图1f示出了去除半导体层上方的氮化层的截面示意图；
图2a至图2g示出了本申请第二实施例的半导体器件制备过程中各个阶段的截面示意图；其中：
图2a示出了在半导体层中形成掺杂区的截面示意图；
图2b示出了在半导体层的第一表面形成绝缘层，并且形成沟槽的截面示意图；
图2c示出了形成第一氧化层以及隔离层的截面示意图；
图2d示出了形成第二氧化层的截面示意图；
图2e-1示出了一实施例中去除沟槽中部分的第二氧化层，在沟槽中形成空腔的截面示意图；
图2e-2示出了另一实施例中去除沟槽中部分的第二氧化层，在沟槽中形成空腔的截面示意图；
图2e-3示出了又一实施例中去除沟槽中部分的第二氧化层，在沟槽中形成空腔的截面示意图；
图2f示出了形成填充空腔的氧化层的截面示意图；
图2g示出了去除沟槽的上部内的第二氧化层，并且去除氮化层的截面示意图；
图3a至图3f-2示出了本申请第三实施例的浅沟隔离结构制备过程中各个阶段的截面示意图；其中：
图3a示出了在半导体层中形成掺杂区的截面示意图；
图3b示出了在半导体层的第一表面形成绝缘层，并且形成沟槽的截面示意图；
图3c示出了形成第一氧化层以及隔离层的截面示意图；
图3d示出了形成第二氧化层的截面示意图；
图3e示出了去除沟槽的上部内的第二氧化层，并且去除氮化层的截面示意图；
图3f-1示出了一实施例中对顶角进行离子注入的截面示意图；
图3f-2示出了另一实施例中对顶角进行离子注入的截面示意图。
具体实施方式
以下将参照附图更详细地描述本申请。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
本申请可以各种形式呈现，以下将描述其中一些示例。
图1a至图1f示出了本申请第一实施例的半导体器件制备过程中各个阶段的截面示意图，其中，半导体器件至少包括NMPS器件。本实施例中，半导体器件包括NMOS器件和PMOS器件。以下将结合图1a至图1f对本申请第一实施例的半导体器件的制备方法进行说明。
如图1a所示，在半导体层101中形成掺杂区1011。
半导体层101包括半导体衬底、半导体外延层或其组合中的任意一种。半导体层101包括第一区域101a和第二区域101b，其中，第一区域101a内形成NMOS器件，第二区域101b内形成PMOS器件。
该步骤中，在半导体层101表面形成第一掩模层PR1，并且在第一掩模层PR1上方设置掩模版，经由掩模版对掩模层PR1进行图案化。图案化的第一掩模层PR1暴露半导体层101的第一区域101a，覆盖半导体层101的第二区域101b。接着，以图案化的第一掩模层PR1作为掩模，对半导体层101暴露的部分进行离子注入，在半导体层101内形成掺杂区1011。
如图1b所示，在半导体层101的第一表面形成绝缘层102，并且形成从绝缘层102远离半导体层101的表面延伸至半导体层101内部的沟槽103。
本实施例中，绝缘层102包括层叠的氧化层1021和氮化层1022，氧化层1021位于半导体层101的表面。在其他实施例中，绝缘层102还可以仅包括氮化层，或者多层氧化层和多层氮化层的复合半导体层，本实施例对此不做限制。
该步骤中，例如采用沉积工艺，依次在半导体层101的表面形成氧化层1021以及氮化层1022。接着，在氮化层1022远离氧化层1021的表面形成掩模，采用光刻工艺形成图案化的掩模，然后经由图案化的掩模依次对氮化层1022、氧化层1021以及至少部分的半导体层101进行刻蚀，形成一个或者多个沟槽103，每个沟槽103从氮化层1022远离氧化层1021的表面向着半导体层101的方向延伸，贯穿氮化层1022、氧化层1021，停止于半导体层101的内部。
每个沟槽103包括贯穿绝缘层102（氮化层1022和氧化层1021）的上部103a，以及位于半导体层101内部的下部103b，上部103a和下部103b连通。进一步地，在第一区域101a内，掺杂区1011与沟槽103邻接。
接着，继续对沟槽103的上部103a侧壁进行刻蚀，以使得上部103的尺寸大于下部103b的尺寸，以在上部103a的侧壁和下部103b的侧壁之间形成顶角103c。
如图1c所示，形成第一氧化层104以及隔离层105。
该步骤中，采用快速热处理（Rapid Thermal Processing，RTP）工艺在沟槽103下部103b的内壁以及沟槽103的顶角103c形成第一氧化层104，通过形成第一氧化层104修复刻蚀沟槽103对半导体层101带来的损伤，同时完成顶角103d的圆弧化（corner rounding）。于一实施例中，第一氧化层104的厚度小于150埃。
接着，例如采用沉积工艺形成隔离层105，隔离层105共形地覆盖第一氧化层104的表面，沟槽103的上部103a内壁以及绝缘层102的表面。隔离层105例如为氮化硅层。隔离层105作为辅助的隔离层以及应力的改善层，防止后续向沟槽103内填充第二氧化层106过程中产生空洞，并且改善器件的载流子迁移率。
如图1d所示，形成第二氧化层106。
该步骤中，例如采用高密度等离子体（High Density Plasma,HDP）沉积工艺形成第二氧化层106。第二氧化层106位于隔离层105表面，且填充沟槽103。接着，例如采用化学机械拋光（Chemical Mechanical Planarization，CMP）工艺去除绝缘层102上方的第二氧化层106和隔离层105，暴露出绝缘层102中的氮化层1022，剩余的隔离层105共形地覆盖第一氧化层104以及上部103a的内壁，剩余的第二氧化层覆盖隔离层105，并且填充沟槽103。
其中，形成第二氧化层106填充沟槽103时，隔离层105会损失掉一部分，沟槽103中填充第二氧化层106之后，隔离层105的顶部大致与顶角103d齐平。
采用HDP方式形成的第二氧化层106应力方向是压缩力，对第二区域101b内的PMOS器件的电子迁移率具有促进作用，而对第一区域101a内的NMOS器件的电子迁移率则具有反作用力， 会加重NMOS器件在第二氧化层106与顶角103d交界处的掺杂区1011中的P型离子扩散至第二氧化层106中，进而降低掺杂区1011的浓度，尤其对窄沟道（Narrow width）的NMOS器件影响最大，使窄沟道（Narrow width）的NMOS器件开启过快。
如图1e-1所示，去除沟槽103中部分的第二氧化层106，在沟槽103中形成空腔103e，剩余的第二氧化层106的高度高于顶角103d的高度。
该步骤中，例如采用湿法刻蚀工艺对沟槽103内的第二氧化层106进行刻蚀，以使得沟槽103中的第二氧化层106被去除一部分，剩余的第二氧化层106高于顶角103d的高度。其中，湿法刻蚀的过程中，第一氮化层1022以及隔离层105作为刻蚀的DHF（DielectricHardmask Film，介质硬掩模）层。
接着，在绝缘层102表面形成图案化的第二掩模层PR2，并且经由第二掩模层PR2进行离子注入，本实施例中进行两次离子注入。
该步骤中，在绝缘层102表面形成第二掩模层PR2，并且在第二掩模层PR2上方设置掩模版，经由掩模版对第二掩模层PR2进行图案化。其中，该步骤采用形成掺杂区1011的掩模版，第二掩模层PR2的形成图案和图1a所示的步骤中第一掩模层PR1形成的图案相同，在第一区域101a内，图案化的第二掩模层PR2暴露整个半导体结构的表面，在第二区域101b内，图案化的第二掩模层PR2覆盖整个半导体结构的表面。
接着，经由第二掩模层PR2对沟槽103内部的第二氧化层106进行第一次离子注入。第一次离子注入的离子源为硅（Si）离子和氧（O）离子，第一次离子注入的注入方向相对绝缘层102的表面倾斜，并且控制第一次离子注入的深度，以使得第一次离子注入的离子源注入至顶角103d表面的隔离层105与沟槽103内的第二氧化层106的交界处。进一步地，第一次离子注入过程中，分多次旋转进行离子注入。
在后续的高温制程中，硅（Si）离子和氧（O）离子共价键重组，重新形成SiO2，重组形成的SiO2的原子排列结构与采用高密度等离子体（High Density Plasma,HDP）沉积工艺形成的SiO2的原子排列结构不同，以此改变或大大减弱第二氧化层106在第一区域101a的应力。
接着，经由第二掩模层PR2进行第二次离子注入。其中，第二次离子注入的离子源与形成掺杂区1011的离子源相同，本实施例中，第二次离子注入的离子源例如为氟化硼（BF2）/硼（B）离子，第二次离子注入的注入方向相对绝缘层102的表面倾斜，以使得第二离子注入的离子源能够注入至顶角103d。进一步地，第二次离子注入过程中，分多次旋转进行离子注入。第二次离子注入之后去除第二掩模层PR2。
第二次离子注入实现对顶角103d处的离子浓度的补偿，顶角103d处的离子即使有部分扩散至第二氧化层106中，其离子浓度依然满足需求，进一步防止出现NWE问题。
进一步地，本实施例中，采用HDP工艺形成第二氧化层106，通常HDP工艺伴随着高温退火过程，在形成第二氧化层106之前对顶角103d进行离子注入，受HDP工艺的高温退火过程的热影响，注入至顶角103d处的离子会发生扩散，使得离子补偿的效果大大降低。进一步地，在形成第二氧化层106之前对顶角103d进行离子注入，通常会形成掩模层，此时沟槽103内还没有形成第二氧化层106，故第二区域101b内的沟槽103中也会被填充掩模层，去除掩模层的过程中，沟槽103中会出现掩模层残留的问题，特别是沟槽底部拐角处，掩模层的残留问题更加严重。
本实施例在沟槽103内形成第二氧化层106之后进行第二次离子注入，实现对顶角103d处的离子浓度的补偿，防止形成第二氧化层106的高温退火过程对离子注入的影响，减少拐角103d处的离子扩散。同时，此时沟槽103内已经填充有部分的第二氧化层106，避免了掩模层去除过程中掩模层的残留问题。
上述实施例中，形成第二掩模层PR2采用了形成掺杂区1011的掩模版，在其他实施例中，还可以采用新制的掩模版，在绝缘层102表面形成第三掩模层PR3，并且经由新制的掩模版对第三掩模层PR3进行光刻，以形成图案化的第三掩模层PR3，如图1e-2所示，在第一区域101a内，图案化的第三掩模层PR3覆盖绝缘层102表面，暴露出沟槽103中的第二氧化层106的表面，在第二区域101b内，图案化的第三掩模层PR3覆盖整个半导体结构的表面。经由第三掩模层PR3进行离子注入，防止离子源打穿第一区域101a内的绝缘层102进入到掺杂区1011，以防止掺杂区1011受到第一次离子注入以及第二次离子注入的影响。
进一步地，本实施例中，第一次离子注入以及第二次离子注入之后，还可以增加湿法刻蚀的过程，以调整第一区域101a内沟槽103中的第二氧化层106的高度。湿法刻蚀之后，去除第三掩模层PR3。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat 降低的情形。
如图1f所示，去除半导体层101上方的氮化层1022。
该步骤中，例如采用湿法刻蚀工艺去除半导体层101上方的氮化层1022。去除氮化层1022之后，第二氧化层106顶部高于半导体层101上方剩余的氧化层1021的高度。
本实施例中，第一次离子注入缓解了顶角103d周围的第二氧化层106的应力，减缓了顶角103d的离子扩散至第二氧化层106中；且通过的第二次离子注入补偿顶角103d的离子浓度，有效地抑制了半导体器件的反向窄沟道效应。
图2a至图2g示出了本申请第二实施例的半导体器件制备过程中各个阶段的截面示意图；其中，图2a至图2d所示的步骤与图1a至图1d所示的步骤相同，本实施例在此不再赘述。
如图2e-1所示，去除沟槽103内部分的第二氧化层106，在沟槽103中形成空腔103e，其中，剩余的第二氧化层106的高度低于顶角103d的高度。
该步骤中，例如采用湿法刻蚀工艺对沟槽103内的第二氧化层106进行刻蚀，以使得沟槽103中的第二氧化层106被去除一部分，剩余的第二氧化层106的高度低于顶角103d的高度。其中，湿法刻蚀的过程中，第一氮化层1022以及隔离层105作为刻蚀的DHF（Dielectric Hardmask Film，介质硬掩模）层。
接着，在绝缘层102表面形成图案化的第二掩模层PR2，并且经由第二掩模层PR2，进行离子注入，本实施例中进行一次离子注入。
该步骤中，在绝缘层102表面形成第二掩模层PR2，并且在第二掩模层PR2上方设置掩模版，经由掩模版对第二掩模层PR2进行图案化。其中，该步骤采用形成掺杂区1011的掩模版，第二掩模层PR2的形成图案和第一掩模层PR1形成的图案相同，在第一区域101a内，图案化的第二掩模层PR2暴露整个半导体结构的表面，在第二区域101b内，图案化的第二掩模层PR2覆盖整个半导体结构的表面。
接着，经由第二掩模层PR2对顶角103d进行离子注入。其中，离子注入的离子源与形成掺杂区1011的离子源相同，本实施例中，离子注入的离子源例如为氟化硼（BF2）/硼（B）离子，离子注入的注入方向相对绝缘层102的表面倾斜，以使得离子注入的离子源能够注入至顶角103d。进一步地，离子注入过程中，分多次旋转进行离子注入。
离子注入实现对顶角103d处的离子浓度的补偿，顶角103d处的离子即使有部分扩散至第二氧化层106中，其离子浓度依然满足需求，进一步防止出现NWE问题。离子注入之后去除第二掩模层PR2。
进一步地，如第一实施例，本实施例也可以采用新制的掩模版，在绝缘层102表面形成第三掩模层PR3，并且在第三掩模层PR3上方设置新制的掩模版，经由新制的掩模版对第三掩模层PR3进行图案化。在第一区域101a内，图案化的第三掩模层PR3覆盖绝缘层102表面，暴露出沟槽103中的第二氧化层106的表面，在第二区域101b内，图案化的第三掩模层PR3覆盖整个半导体结构的表面。经由图案化的第三掩模层PR3进行离子注入，防止离子源打穿第一区域101a内的氮化层1022进入到掺杂区1011，以防止掺杂区1011受到离子注入的影响。
进一步地，本实施例中，离子注入之后，还可以湿法刻蚀的过程，以调整第一区域101a内沟槽103中的第二氧化层106的高度。湿法刻蚀之后，去除第五掩模层PR5。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat降低的情形。
进一步地，本实施例中，在第一区域101a和第二区域101b的沟槽103中均形成空腔103e，在其他实施例中，只在第一区域101a的沟槽103中形成空腔103e，如图2e-3所示。
具体地，在绝缘层102表面形成图案化的第二掩模层PR2，在第一区域101a内，图案化的第二掩模层PR2暴露整个半导体结构的表面，在第二区域内，图案化的第二掩模层PR2覆盖整个半导体结构的表面。接着，对第一区域101a内的第二氧化层106进行刻蚀，以在第一区域101a的沟槽103中形成空腔103e。其中，第一区域101a内剩余的第二氧化层106的高度低于顶角103d的高度。接着执行离子注入的步骤。
如图2f所示，形成填充空腔103e的氧化层。
该步骤中，例如采用高密度等离子体（High Density Plasma,HDP）沉积工艺在形成氧化层，氧化层填充空腔103e，并且覆盖绝缘层102的表面。
接着，例如采用化学机械抛光（Chemical Mechanical Planarization，CMP）工艺去除绝缘层102上方的氧化层，暴露出绝缘层102中的氮化层1022。该步骤中形成的氧化层的厚度远小于图2d所示的步骤中形成的第二氧化层106的厚度。
如图2g所示，去除沟槽103的上部103a内的第二氧化层106，并且去除氮化层1022。
该步骤中，例如采用湿法刻蚀工艺去除沟槽103的上部103a内的第二氧化层106，湿法刻蚀的腐蚀液例如为磷酸。接着，去除氮化层1022。
图3a至图3f-2示出了本申请第三实施例的浅沟隔离结构制备过程中各个阶段的截面示意图；
其中图3a至图3d所示的步骤与图1a至图1d所示的步骤相同，本实施例在此不做限制。
如图3e所示，去除沟槽103的上部103a内的第二氧化层106，并且去除氮化层1022。
该步骤中，例如采用湿法刻蚀工艺去除沟槽103的上部103a内的第二氧化层106，湿法刻蚀的腐蚀液例如为磷酸。接着，去除氮化层1022。
如图3f-1所示，形成图案化的第四掩模层PR4，并且经由第四掩模层PR4对顶角103e进行离子注入。
该步骤中，在绝缘层102表面形成第四掩模层PR4，并且在第四掩模层PR4上方设置掩模版，经由掩模版对第四掩模层PR4进行图案化。在第一区域101a内，图案化的第四掩模层PR4覆盖绝缘层102表面，暴露出沟槽103中的第二氧化层106的表面，在第二区域101b内，图案化的第四掩模层PR4覆盖整个半导体结构的表面。经由第四掩模层PR4进行离子注入，防止离子源打穿第一区域101a内的绝缘层102进入到掺杂区1011，以防止掺杂区1011受到离子注入的影响。
进一步地，本实施例中，离子注入之后，还可以增加湿法刻蚀的过程，以调整第一区域101a以调整第一区域101a内沟槽103中的第二氧化层106的高度。湿法刻蚀之后，去除第四掩模层PR4。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat 降低的情形。
如图3f-2所示，该步骤中，在绝缘层102表面形成第五掩模层PR5，并且在第五掩模层PR5上方设置掩模版，经由掩模版对第五掩模层PR5进行图案化。在第一区域101a内，图案化的第五掩模层PR5覆盖绝缘层102表面，沟槽103中第二氧化层106的中心区域，暴露出第二氧化层106与顶角103d的交界区域；在第二区域101b内，图案化的第五掩模层PR5覆盖整个半导体结构的表面。经由第五掩模层PR5进行离子注入，防止离子源进入到掺杂区1011以及第一氧化层106的中心区域，以防止掺杂区1011以及第一区域101a内的第一氧化层106的中心区域受到离子注入的影响。
进一步地，本实施例中，离子注入之后，还可以增加湿法刻蚀的过程，以调整第一区域101a内沟槽103中的第二氧化层106的高度。湿法刻蚀之后，去除第五掩模层PR5。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat 降低的情形。
本申请意想不到的技术效果是：
本申请实施例对STI结构中沟槽的顶角进行离子注入以实现对顶角处的离子浓度的补偿，以使得顶角处的离子即使有部分扩散至STI结构的第二氧化层中，其离子浓度依然满足需求，进一步防止出现NWE问题。
本申请实施例在STI结构的沟槽内形成第二氧化层之后进行第二次离子注入，实现对顶角处的离子浓度的补偿，防止形成第二氧化层的高温退火过程对离子注入的影响，减少顶角处的离子扩散。同时，此时沟槽内已经填充有部分的第二氧化层，避免了掩模层去除过程中掩模层的残留问题。
在优选的实施例中，对沟槽的顶角进行离子注入之前，去除沟槽内部分的第一氧化层，以保证离子注入精准地注入至顶角处。
在优选的实施例中，去除第一氧化层过程中，可以选择形成掺杂区的掩模版形成掩模层，以节约制作掩模版的成本。
在优选的实施例中，去除第一氧化层过程中，采用重新制作掩模版在绝缘层表面形成掩模层，掩模层暴露第一区域内沟槽中的第二氧化层，覆盖第一区域中的绝缘层表面以及第二区域的整个表面。经由上述掩模层进行离子注入，防止离子源打穿第一区域内的绝缘层进入到掺杂区，以防止掺杂区受到第一次离子注入以及第二次离子注入的影响。且离子注入之后可以增加湿法刻蚀的过程，以调整第一区域内沟槽中的第二氧化层的高度。该步骤对NMOS器件的饱和电流Idsat将会更友好，不至出现NMOS器件的电压Vt拉高饱和电流Idsat 降低的情形。
在优选的实施例中，去除沟槽内部分的第一氧化层之后，沟槽103内剩余的第一氧化层的高度高于顶角的高度，对顶角表面的隔离层与沟槽内的第二氧化层的交界处注入硅（Si）离子和氧（O）离子，在后续的高温制程中，硅（Si）离子和氧（O）离子共价键重组，重新形成SiO2，重组形成的SiO2的原子排列结构与采用高密度等离子体（High Density Plasma,HDP）沉积工艺形成的SiO2的原子排列结构不同，以此改变或大大减弱第二氧化层106在第一区域101a的应力。
在优选的实施例中，去除沟槽内部分的第一氧化层之后，沟槽103内剩余的第一氧化层的高度低于顶角的高度，可以直接对顶角处进行离子注入。
在优选的实施例中，在去除隔离层追踪的氮化层之后，对顶角进行离子注入，且离子注入过程中形成第五掩模层，第五掩模层覆盖第一区域中的绝缘层表面，第一区域中第二氧化层的中心区域以及第二区域的整个表面，暴露出第一区域中第二氧化层与顶角的交界区域。经由第五掩模层进行离子注入，防止离子源进入到掺杂区以及第一氧化层106的中心区域，以防止掺杂区以及第一氧化层的中心区域受到离子注入以及离子注入的影响。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体器件的制备方法，包括：
在半导体层中形成掺杂区；
在所述半导体层的第一表面形成绝缘层，并且形成从绝缘层远离半导体层的表面延伸至半导体层内部的沟槽，所述沟槽包括上部、下部以及上部和下部之间的顶角，所述掺杂区与所述沟槽邻接；
形成第一氧化层、隔离层以及第二氧化层，所述第一氧化层覆盖所述沟槽下部的内壁以及所述顶角，所述隔离层共形地覆盖所述第一氧化层以及所述上部的内壁，所述第二氧化层覆盖所述隔离层，并且填充所述沟槽；以及
去除所述沟槽上部内的第二氧化层和部分的绝缘层；
其中，在形成第二氧化层之后，或者在去除所述沟槽上部内的第二氧化层和部分的绝缘层之后还包括对所述沟槽的顶角进行离子注入的步骤。
2.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度高于顶角的高度；
在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；以及
经由图案化的掩模层对所述沟槽的顶角进行离子注入。
3.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度高于顶角的高度；
在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；以及
经由图案化的掩模层对所述沟槽的顶角进行离子注入。
4.根据权利要求2或3所述的方法，其中，经由图案化的掩模层对所述沟槽的顶角进行离子注入之前还包括：
对所述顶角与所述沟槽中的第二氧化层的交界处注入硅离子和氧离子。
5.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度低于顶角的高度；
在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；
经由图案化的掩模层对所述沟槽的顶角进行离子注入；以及
形成填充所述空腔的氧化层。
6.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
形成第二氧化层之后，去除沟槽中部分的第二氧化层，在沟槽中形成空腔，其中，剩余的第二氧化层的高度低于顶角的高度；
在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；
经由图案化的掩模层对所述沟槽的顶角进行离子注入；以及
形成填充所述空腔的氧化层。
7.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
形成所述第二氧化层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层暴露整个半导体结构的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；
经由图案化的掩模层在所述第一区域内的沟槽中形成空腔，其中，剩余的第二氧化层的高度高于或者低于顶角的高度；以及
继续经由形成空腔的图案化的掩模层对所述沟槽的顶角进行离子注入；
其中，剩余的第二氧化层的高度低于顶角的高度时，还包括：形成填充所述空腔的氧化层。
8.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
去除所述沟槽的上部内的第二氧化层和部分的绝缘层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，暴露出所述沟槽中的第二氧化层的表面，在第二区域内，图案化的掩模层覆盖整个半导体结构的表面；
经由图案化的掩模层对所述沟槽的顶角进行离子注入。
9.根据权利要求1所述的方法，其中，对所述沟槽的顶角进行离子注入的方法包括：
去除所述沟槽的上部内的第二氧化层和部分的绝缘层之后，在所述绝缘层表面形成图案化的掩模层，在第一区域内，图案化的掩模层覆盖所述绝缘层的表面，所述沟槽中第二氧化层的中心区域，暴露出所述第二氧化层与所述顶角的交界区域；在第二区域内，图案化的第五掩模层PR5覆盖整个半导体结构的表面；
经由图案化的掩模层对所述沟槽的顶角进行离子注入。
10.根据权利要求3或6或8或9所述的方法，其中，在对所述沟槽的顶角进行离子注入之后，还包括湿法刻蚀的步骤。
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