CN114883244A - 半导体结构及其形成方法 - Google Patents

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CN114883244A CN202210453736.9A CN202210453736A CN114883244A CN 114883244 A CN114883244 A CN 114883244A CN 202210453736 A CN202210453736 A CN 202210453736A CN 114883244 A CN114883244 A CN 114883244A
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Abstract

本申请涉及一种半导体结构及其形成方法，其中，半导体结构的形成方法，包括：提供半导体衬底；于所述半导体衬底内形成第一沟槽，所述第一沟槽将所述半导体衬底隔离成多个第一有源区；于所述第一沟槽内依次形成第一衬垫层、第二衬垫层以及第一隔离填充层，所述第一沟槽侧壁顶部的所述第一衬垫层的厚度大于所述第一沟槽侧壁底部的所述第一衬垫层的厚度。本申请可以有效改善HEIP现象。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其形成方法。
背景技术
半导体器件的浅沟槽隔离(STI)结构包括形成于沟槽内的填充层以及填充层与半导体衬底之间的衬垫层。衬垫层可以起到修复沟槽刻蚀造成的损伤以及缓冲器件应力等作用。
但是，于此同时，一些衬垫层也可能会捕获电子，而使得衬底中的空穴会集中在STI附近，从而导致产生热电子诱导穿通(HEIP)现象。此时，半导体器件(尤其是P型半导体器件(如PMOS))的电学性能受到严重影响。
发明内容
基于此，本申请实施例提供一种能够改善热电子诱导穿通现象的半导体结构及其形成方法。
一种半导体结构的形成方法，包括：
提供半导体衬底；
于所述半导体衬底内形成第一沟槽，所述第一沟槽将所述半导体衬底隔离成多个第一有源区；
于所述第一沟槽内依次形成第一衬垫层、第二衬垫层以及第一隔离填充层，所述第一沟槽侧壁顶部的所述第一衬垫层的厚度大于所述第一沟槽侧壁底部的所述第一衬垫层的厚度。
在其中一个实施例中，所述第二衬垫层包括氮化物层。
在其中一个实施例中，所述第一衬垫层包括第一氧化层，
于所述第一沟槽内形成第一衬垫层，包括：
对位于所述第一沟槽侧壁顶部的所述半导体衬底进行掺杂；
对所述第一沟槽暴露的所述半导体衬底进行热氧化处理，以形成第一氧化层；
其中，掺杂离子用于提高所述半导体衬底在所述热氧化处理中的热氧化速率。
在其中一个实施例中，通过倾斜离子注入方式对所述半导体衬底进行掺杂。
在其中一个实施例中，所述第一衬垫层包括第二氧化层，
于所述第一沟槽内形成第一衬垫层，包括：
于所述第一沟槽内形成掺杂层，所述第一沟槽侧壁顶部的所述掺杂层的掺杂浓度大于所述第一沟槽侧壁底部的所述掺杂层的掺杂浓度；
对所述掺杂层进行热氧化处理，以形成第二氧化层。
在其中一个实施例中，反复于所述第一沟槽内形成掺杂层，并对所述掺杂层进行热氧化处理，以形成多层所述第二氧化层。
在其中一个实施例中，所述于所述第一沟槽内形成掺杂层，包括：
于所述第一沟槽内形成半导体层；
对位于所述第一沟槽侧壁顶部的所述半导体层进行掺杂，形成所述掺杂层。
在其中一个实施例中，所述半导体层通过原子层沉积方式形成。
在其中一个实施例中，所述半导体层的材料与所述半导体衬底材料相同。
在其中一个实施例中，所述半导体衬底包括P型阱区与N型阱区，
于所述半导体衬底内形成第一沟槽的同时，还形成第二沟槽，所述第二沟槽将所述半导体衬底隔离成多个第二有源区，所述第一沟槽位于所述N型阱区，所述第二沟槽位于所述P型阱区；
形成所述第二沟槽之后，还包括：
于所述第二沟槽内依次形成第三衬垫层、第四衬垫层以及第二隔离填充层，所述第三衬垫层的厚度在所述第二沟槽侧壁均匀分布。
在其中一个实施例中，所述于所述第一沟槽内依次形成第一衬垫层、第二衬垫层以及第一隔离填充层之后，还包括：
于所述第一有源区上形成P型半导体器件。
一种半导体结构，包括：半导体衬底、第一沟槽、第一衬垫层、第二衬垫层以及第一隔离填充层，
所述第一沟槽将所述半导体衬底隔离成多个第一有源区，
所述第一衬垫层、所述第二衬垫层、所述第一隔离填充层依次形成于所述第一沟槽内，且所述第一沟槽侧壁顶部的所述第一衬垫层的厚度大于所述第一沟槽侧壁底部的所述第一衬垫层的厚度。
在其中一个实施例中，所述第一衬垫层包括第一氧化层，所述第一氧化层连接所述半导体衬底，所述第一沟槽侧壁顶部的所述第一氧化层的厚度大于所述第一沟槽侧壁底部的所述第一氧化层的厚度。
在其中一个实施例中，所述第一衬垫层包括第二氧化层，所述第二氧化层位于所述第一氧化层表面，第一沟槽侧壁顶部的所述第二氧化层的厚度大于所述第一沟槽侧壁底部的所述第二氧化层的厚度。
在其中一个实施例中，所述半导体衬底包括P型阱区与N型阱区，所述半导体结构还包括第二沟槽、第三衬垫层、第四衬垫层以及第二隔离填充层，
所述第二沟槽将所述半导体衬底隔离成多个第二有源区，第一沟槽位于N型阱区，第二沟槽位于P型阱区，
所述第三衬垫层、所述第四衬垫层、所述第二隔离填充层依次形成于所述第二沟槽内，且所述第三衬垫层的厚度在所述第二沟槽侧壁均匀分布。
在其中一个实施例中，所述半导体结构还包括P型半导体器件，所述P型半导体器件位于所述第一有源区上。
在其中一个实施例中，所述第一衬垫层的厚度沿着所述第一沟槽侧壁由上至下逐渐减小。
上述半导体结构及其形成方法，第一沟槽侧壁顶部的第一衬垫层的厚度大于第一沟槽侧壁底部的第一衬垫层的厚度，从而使得第一沟槽侧壁顶部的第一衬垫层可以有效隔离第二衬垫层与半导体衬底，从而降低第一沟槽侧壁顶部的第二衬垫层的电子捕获能力，从而可以有效改善HEIP问题。
同时，第一沟槽侧壁顶部的第一衬垫层的厚度大于第一沟槽侧壁底部的第一衬垫层的厚度，即第一衬垫层采用上宽下窄的形式，从而使得第一衬垫层侧壁顶部在具有足够厚度而改善HEIP问题的同时，第一衬垫层侧壁底部厚度可以具有较小尺寸(例如其尺寸可以与常用的氧化物衬垫层的厚度尺寸相同)，从而有效保证器件密度。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的形成方法的流程图；
图2a-图2g为一实施例中半导体结构的形成过程中的结构示意图，其中，图2a至图2f为剖面示意图，图2g为俯视示意图，图2e与图2f分别为图2g沿BB’、AA’方向的剖面图；
图3a-图3f为一实施例中半导体结构的形成过程中的剖面结构示意图。
附图标记说明：100-半导体衬底，110-源极，120-漏极，210-第一衬垫层，211-第一氧化层，212-第二氧化层，220-第二衬垫层，230-第一隔离填充层，300-图形化掩膜层，400-掺杂层，500-栅绝缘层，600-栅极层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分例如还可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
本申请的实施例中的结构不应当局限于相关示意图中所示的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的结构形状并不限定本申请的范围。
在实际应用中，一些浅沟槽隔离结构的衬垫层也可能会捕获电子从而影响器件性能。
具体地，例如，半导体器件可以包括依次形成在沟槽内的氧化物衬垫层、氮化物衬垫层以及填充层。其中，氧化物衬垫层可以修复沟槽刻蚀造成的损伤。氮化物衬垫层可以有效缓冲应力。
但是，于此同时，氮化物衬垫层容易捕获电子，使得空穴集中在STI附近，从而产生热电子诱导穿通(HEIP)现象。此时，由此热电子诱导穿通效应，即使没有将电压施加到栅极，电流也可以在器件中流动，因此可以降低阈值电压并且可以增加泄漏电流，从而潜在地导致器件损坏。在空穴为主要载流子的P沟道金属氧化物半导体(PMOS)器件中，这种HEIP现象可能尤其成问题。
而本申请实施例提供的半导体结构及其形成方法能够有效改善热电子诱导穿通现象。
在一个实施例中，请参阅图1，提供一种半导体结构的形成方法，包括：
步骤S100，提供半导体衬底100；
步骤S200，于半导体衬底100内形成第一沟槽100a，第一沟槽100a将半导体衬底100隔离成多个第一有源区；
步骤S300，于第一沟槽100a内依次形成第一衬垫层210、第二衬垫层220以及第一隔离填充层230，第一沟槽100a侧壁顶部的第一衬垫层的厚度大于第一沟槽100a侧壁底部的第一衬垫层210的厚度。
在步骤S100中，请参阅图2a，半导体衬底100可以包括但不限于为硅衬底。
例如，半导体衬底100的至少部分区域可以形成第一导电类型(如N型)阱区。
在步骤S200中，请参阅图2b，例如，可以首先在半导体衬底100上形成图形化掩膜层300。然后，基于图形化掩膜层300对半导体衬底100的第一导电类型阱区进行刻蚀，从而在第一导电类型阱区形成第一沟槽100a。第一沟槽100a将半导体衬底100a的第一导电类型阱区隔离成多个第一有源区。
在步骤S300中，例如，请参阅图2c，可以首先形成第一衬垫层210。然后，请参阅图2d，再在第一衬垫层210表面形成第二衬垫层220，之后,再在第二衬垫层220表面形成第一隔离填充层230从而将第一沟槽100a填满。
第一衬垫层210可以包括但不限于为氧化物层，第二衬垫层220可以包括但不限于为氮化物层，第一隔离填充层可以包括但不限于为氧化物层。第一衬垫层210、第二衬垫层220以及第一隔离填充层20构成浅沟槽隔离结构，从而隔离相邻第一有源区。
在本实施例中，第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽侧壁底部的第一衬垫层210的厚度，从而使得第一沟槽100a侧壁顶部的第一衬垫层210可以有效隔离第二衬垫层220与半导体衬底100(第一有源区)，从而降低第一沟槽100a侧壁顶部的第二衬垫层220的电子捕获能力，从而可以有效改善HEIP问题。
同时，本实施例第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽侧壁底部的第一衬垫层210的厚度，即第一衬垫层210采用上宽下窄的形式，从而使得第一衬垫层210侧壁顶部在具有足够厚度而改善HEIP问题的同时，第一衬垫层210侧壁底部厚度可以具有较小尺寸(例如其尺寸可以与常用的氧化物衬垫层的厚度尺寸相同)，从而有效保证器件密度。
在一个实施例中，请参阅图3c，第一衬垫层210包括第一氧化层211。
同时，步骤S300中，于第一沟槽100a内形成第一衬垫层210包括：
步骤S310，对位于第一沟槽100a侧壁顶部的半导体衬底100进行掺杂；
步骤S320，对第一沟槽100a暴露的半导体衬底100进行热氧化处理，以形成第一氧化层211。
在步骤S310中，请参阅图3b，作为示例，可以通过倾斜离子注入的方式对第一沟槽100a侧壁顶部的半导体衬底100进行掺杂，从而便于掺杂剂量的控制。掺杂离子用于提高半导体衬底在热氧化处理中的热氧化速率。例如，掺杂离子可以包括但不限于锗(Ge)离子。
当然，对第一沟槽100a侧壁顶部的半导体衬底100进行掺杂的掺杂方式并不限于此，例如，也可以通过扩散掺杂对其进行掺杂。例如，可以首先在第一沟槽100a底部形成第一介质层，然后于第一介质层上的第一沟槽100a内形成第一固体掺杂源，以通过第一固体掺杂源对半导体衬底100顶部进行扩散掺杂。之后去除第一固体掺杂源以及第一介质层。
在步骤320中，请参阅图3b，例如，对第一沟槽100a暴露的半导体衬底100进行热氧化处理时，第一沟槽100a外部的半导体衬底100的表面被图形化掩膜层300覆盖。而第一沟槽100a内的半导体衬底100被暴露，从而被热氧化而形成第一氧化层211，从而可以修复刻蚀第一沟槽100a而对半导体衬底100造成的损伤。
同时，由于在此之前，对位于第一沟槽100a侧壁顶部的半导体衬底100进行了掺杂，从而使得位于第一沟槽100a侧壁顶部的半导体衬底100的热氧化生长速率可以被有效提高。因此，最终形成的第一氧化层211在第一沟槽100a侧壁顶部的厚度会大于其在第一沟槽100a侧壁底部的厚度，从而有效实现第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽100a侧壁底部的第一衬垫层210的厚度。
例如，由于对位于第一沟槽100a侧壁顶部的半导体衬底100进行了掺杂之后，掺杂离子会在半导体衬底100a内进行一定程度的扩散，从而使得第一沟槽100a侧壁的半导体衬底100a的掺杂浓度可以由上至下逐渐减小。因此，请参阅图3c，最终形成的第一氧化层211的厚度可以沿着第一沟槽100a侧壁由上至下逐渐减小，从而可以使得第一衬垫层210的厚度沿着第一沟槽100a侧壁由上至下逐渐减小。
在一个实施例中，请参阅图3d，第一衬垫层210还包括第二氧化层212。
同时，于第一沟槽100a内形成第一衬垫层210，包括：
步骤S330，于第一沟槽100a内形成掺杂层400，第一沟槽100a侧壁顶部的掺杂层400的掺杂浓度大于第一沟槽100a侧壁底部的掺杂层400的掺杂浓度；
步骤S340，对掺杂层400进行热氧化处理，以形成第二氧化层212。
在步骤S330中，例如，请参阅图3c，可以在第一沟槽100a内形成第一氧化层211之后，于第一氧化层211表面形成掺杂层400。
当然，在此之前也可以不形成第一氧化层211，而是直接在第一沟槽100a内暴露的半导体衬底100表面形成掺杂层，这里对此并没有限制。
在步骤S340中，对掺杂层400进行热氧化处理时，由于第一沟槽100a侧壁顶部的掺杂层400的掺杂浓度大于第一沟槽100a侧壁底部的掺杂层400的掺杂浓度，从而使得第一沟槽100a侧壁顶部的掺杂层400的热氧化速率大于第一沟槽100a侧壁底部的掺杂层400的热氧化速率。因此，请参阅图3d，最终形成的第二氧化层212在第一沟槽100a侧壁顶部的厚度会大于其在第一沟槽100a侧壁底部的厚度，从而有效实现第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽100a侧壁底部的第一衬垫层210的厚度。
与第一氧化层211类似，由于掺杂粒子的扩散作用，导致掺杂层400的掺杂浓度可以由上至下逐渐减小，因此最终形成的第二氧化层212的厚度可以沿着第一沟槽100a侧壁由上至下逐渐减小，从而可以使得第一衬垫层210的厚度沿着第一沟槽100a侧壁由上至下逐渐减小。
作为示例，可以反复于第一沟槽100a内形成掺杂层400，并对掺杂层400进行热氧化处理，以形成多层第二氧化层212。即可以反复循环执行步骤S330与步骤S340，从而形成多层第二氧化层212。
为了便于将掺杂层400完全氧化，可以将每次形成的掺杂层400的厚度限制在一定范围内。于此同时，多次形成掺杂层400并对其进行氧化，可以保证包括多个第二氧化层212的第一衬垫层210顶部具有足够的厚度，从而可以有效改善热电子诱导穿通(HEIP)现象。
在一个实施例中，步骤S330包括：
步骤S331，于第一沟槽100a内形成半导体层；
步骤S332，对位于第一沟槽100a侧壁顶部的半导体层进行掺杂，形成掺杂层400。
在步骤S331中，半导体层的材料与半导体衬底100的材料可以相同，也可以不同，这里对此并没有限制。
例如，当半导体衬底100包括硅衬底时，半导体层可以包括硅层，或者也可以包括其他半导体层，如锗层、硅锗层等。
作为示例，可以通过原子层沉积的方式形成半导体层。
在步骤S332中，例如，当半导体层包括硅层时，掺杂离子可以包括Ge离子。
作为示例，可以通过倾斜离子注入的方式对第一沟槽100a侧壁顶部的半导体层进行掺杂。
或者，也可以通过其他方式(例如扩散掺杂)对第一沟槽100a侧壁顶部的半导体层进行掺杂。例如，可以首先在第一沟槽100a底部形成第二介质层，然后于第二介质层上的第一沟槽100a内形成第二固体掺杂源，以通过第二固体掺杂源对半导体层顶部进行扩散掺杂。之后去除第二固体掺杂源以及第二介质层。
在一个实施例中，半导体衬底100包括P型阱区与N型阱区。
例如，半导体衬底100的部分区域可以进行氮、磷等离子注入，从而形成N型阱区，并且其另一部分区域可以进行硼、铝等离子注入，从而形成P型阱区。
同时，步骤S200中，于半导体衬底100内形成第一沟槽100a的同时，还形成第二沟槽。
例如，可以基于图形化掩膜层300对半导体衬底100的N型阱区以及P型阱区同时进行刻蚀，从而在N型阱区形成第一沟槽100a，且在P型阱区形成第二沟槽。第一沟槽将半导体衬底100(具体为将N型阱区)隔离成多个第一有源区。第二沟槽将半导体衬底100(具体为将P型阱区)隔离成多个第二有源区。
同时，在第二沟槽形成之后，还包括：
于第二沟槽内依次形成第三衬垫层、第四衬垫层以及第二隔离填充层，第三衬垫层的厚度在第二沟槽侧壁均匀分布。
例如，第三衬垫层可以包括氧化物层，第四衬垫层可以包括氮化物层。第三衬垫层、第四衬垫层以及第二隔离填充层形成P型阱区的的浅沟槽隔离结构。
N型阱区可以用于形成P型半导体器件(如PMOS)，而P型阱区可以用于形成N型半导体器件(如NMOS)。
在本实施例中，将N型阱区的与半导体衬底100接触的第一衬垫层210顶部厚度增加，从而有效改善HEIP现象，进而有效改善PMOS等器件的电学性能。而P型阱区的与半导体衬底100接触的第三衬垫层的厚度与传统方式一样上下等厚，从而可以采用现有的成熟工艺去加工形成受HEIP效应影响较小的NMOS器件，从而可以有效提高产品良率。
当然，在其他实施例中，对于P型阱区，也可以采用与N型阱区相同的加工方法，形成上宽下窄的第三衬垫层，这里对此并没有限制。
在一个实施例中，步骤S300之后，还包括：
步骤S400，于第一有源区上形成P型半导体器件。
例如，请参阅图2e，步骤S300在形成第一隔离填充层230之后，可以去除图形化掩膜层300。然后，于第一有源区上形成栅绝缘层500。然后于栅绝缘层上形成栅极层600。之后，请参阅图2f，对栅极层两侧的第一有源区进行离子注入形成源极110以及漏极120，从而形成P型晶体管器件(请参阅图2g)。
在一个实施例中，提供一种半导体结构的形成方法，包括：
提供硅衬底，硅衬底上具有N型阱区。然后，基于图形化掩膜层，于硅衬底的N型阱区上形成第一沟槽，第一沟槽将N型阱区隔离成多个第一有源区。之后，对第一沟槽侧壁顶部的硅衬底进行锗离子注入。之后对第一沟槽暴露的硅衬底进行热氧化处理，以在第一沟槽内形成第一氧化层。第一氧化层的厚度沿第一沟槽侧壁由上至下逐渐减小，其构成第一衬垫层。然后，于第一氧化层表面形成氮化物层以构成第二衬垫层。之后于氮化物层表面形成第一隔离填充层，以填满第一沟槽。之后可以去除图形化掩膜层，并与第一有源区上形成PMOS器件。
在一个实施例中，提供一种半导体结构的形成方法，包括：
提供硅衬底，硅衬底上具有N型阱区。然后，基于图形化掩膜层，于硅衬底的N型阱区上形成第一沟槽，第一沟槽将N型阱区隔离成多个第一有源区。之后，对第一沟槽侧壁顶部的硅衬底进行锗离子注入。之后对第一沟槽暴露的硅衬底进行热氧化处理，以在第一沟槽内形成第一氧化层。第一氧化层的厚度沿第一沟槽侧壁由上至下逐渐减小。之后，通过原子沉积方式，于第一氧化层表面沉积硅层，并对第一沟槽侧壁顶部的硅层进行离子注入，然后在对离子注入后的硅层进行热氧化处理，从而形成第二氧化层。硅层沉积及其之后的离子注入与热氧化的步骤可以根据需求进行一次或者循环多次，从而形成一层或多层第二氧化层。第二氧化层的厚度沿第一沟槽侧壁由上之下逐渐减小。第一氧化层以及各第二氧化层构成第一衬垫层。然后，于第二氧化层表面形成氮化物层以构成第二衬垫层。之后于氮化物层表面形成第一隔离填充层，以填满第一沟槽。之后可以去除图形化掩膜层，并与第一有源区上形成PMOS器件。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，请参阅图2d或图2e，还提供一种半导体结构，包括：半导体衬底100、第一沟槽100a、第一衬垫层210、第二衬垫层220以及第一隔离填充层230。
第一沟槽100a将半导体衬底100隔离成多个第一有源区。
第一衬垫层210、第二衬垫层220、第一隔离填充层230依次形成于第一沟槽100a内，从而形成各个第一有源区之间的浅沟槽隔离结构。第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽100a侧壁底部的第一衬垫层210的厚度。
第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽侧壁底部的第一衬垫层210的厚度，从而使得第一沟槽侧壁顶部的第一衬垫层210可以有效隔离第二衬垫层220与半导体衬底100，从而降低第一沟槽侧壁顶部的第二衬垫层220的电子捕获能力，从而可以有效改善HEIP问题。
同时，本实施例第一沟槽100a侧壁顶部的第一衬垫层210的厚度大于第一沟槽侧壁底部的第一衬垫层210的厚度，即第一衬垫层210采用上宽下窄的形式，从而使得第一衬垫层210侧壁顶部在具有足够厚度而改善HEIP问题的同时，第一衬垫层210侧壁底部厚度可以具有较小尺寸(例如其尺寸可以与常用的氧化物衬垫层的厚度尺寸相同)，从而有效保证器件密度。
在一个实施例中，请参阅图3e或图3f，第一衬垫层210包括第一氧化层211，第一氧化层211连接半导体衬底100。
第一沟槽100a侧壁顶部的第一氧化层211的厚度大于第一沟槽100a侧壁底部的第一氧化层211的厚度。
例如，第一氧化层211的厚度可以沿着第一沟槽侧壁由上至下逐渐减小。
在一个实施例中，请继续参阅图3e或图3f，第一衬垫层210包括第二氧化层212，第二氧化层212位于第一氧化层211表面。
当然，在其他实施例中，第二氧化层212也可以直接形成在半导体衬底100上，这里对此没有限制。
此外，在一些实施例中，也第一衬垫层210也可以包括多个第二氧化层212，多个氧化层212依次形成。
第一沟槽100a侧壁顶部的第二氧化层212的厚度大于第一沟槽100a侧壁底部的第二氧化层212的厚度。
例如，第二氧化层211的厚度可以沿着第一沟槽侧壁由上至下逐渐减小。
在一个实施例中，半导体衬底包括P型阱区与N型阱区，半导体结构还包括第二沟槽、第三衬垫层、第四衬垫层以及第二隔离填充层，第二沟槽将半导体衬底隔离成多个第二有源区，第一沟槽位于N型阱区，第二沟槽位于P型阱区，第三衬垫层、第四衬垫层、第二隔离填充层依次形成于第二沟槽内，且第三衬垫层的厚度在第二沟槽侧壁均匀分布。
在一个实施例中，请参阅图2d至图2e，半导体结构还包括P型半导体器件，P型半导体器件位于第一有源区上，其可以包括位于半导体衬底100(具体为第一有源区)上的栅绝缘层500以及栅极层600。第一有源区在栅极层500的两侧形成P型半导体器件的源极110以及漏极120。源极与漏极120之间的第一有源区形成P型半导体器件的导电沟道。
在一个实施例中，请参阅图2d或图2e，第一衬垫层210的厚度沿着第一沟槽侧壁由上至下逐渐减小。
在一个实施例中，提供一种半导体结构，包括硅衬底。硅衬底上具有N型阱区，N型阱区上形成第一沟槽，第一沟槽将N型阱区隔离成多个第一有源区。第一沟槽内形成有第一氧化层。第一氧化层的厚度沿第一沟槽侧壁由上之下逐渐减小。第一氧化层表面形成有氮化物层，氮化物层表面形成有填充层，填充层填满第一沟槽。第一有源区上形成PMOS器件。
在一个实施例中，提供一种半导体结构，包括硅衬底。硅衬底上具有N型阱区，N型阱区上形成第一沟槽，第一沟槽将N型阱区隔离成多个第一有源区。第一沟槽内形成有第一氧化层。第一氧化层的厚度沿第一沟槽侧壁由上之下逐渐减小。第一氧化层表面有形成一层或者多层第二氧化层，第二氧化层的厚度沿第一沟槽侧壁由上之下逐渐减小。第二氧化层表面形成有氮化物层，氮化物层表面形成于填充层，填充层填满第一沟槽。第一有源区上形成PMOS器件。
关于半导体结构的具体限定可以参见上文中对于半导体结构的形成方法的限定，在此不再过多赘述。
在本说明书的描述中，参考术语“一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
于所述半导体衬底内形成第一沟槽，所述第一沟槽将所述半导体衬底隔离成多个第一有源区；
于所述第一沟槽内依次形成第一衬垫层、第二衬垫层以及第一隔离填充层，所述第一沟槽侧壁顶部的所述第一衬垫层的厚度大于所述第一沟槽侧壁底部的所述第一衬垫层的厚度。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二衬垫层包括氮化物层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一衬垫层包括第一氧化层，
于所述第一沟槽内形成第一衬垫层，包括：
对位于所述第一沟槽侧壁顶部的所述半导体衬底进行掺杂；
对所述第一沟槽暴露的所述半导体衬底进行热氧化处理，以形成第一氧化层；
其中，掺杂离子用于提高所述半导体衬底在所述热氧化处理中的热氧化速率。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，通过倾斜离子注入方式对所述半导体衬底进行掺杂。
5.根据权利要求1-4任一项所述的半导体结构的形成方法，其特征在于，所述第一衬垫层包括第二氧化层，
于所述第一沟槽内形成第一衬垫层，包括：
于所述第一沟槽内形成掺杂层，所述第一沟槽侧壁顶部的所述掺杂层的掺杂浓度大于所述第一沟槽侧壁底部的所述掺杂层的掺杂浓度；
对所述掺杂层进行热氧化处理，以形成第二氧化层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，反复于所述第一沟槽内形成掺杂层，并对所述掺杂层进行热氧化处理，以形成多层所述第二氧化层。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述于所述第一沟槽内形成掺杂层，包括：
于所述第一沟槽内形成半导体层；
对位于所述第一沟槽侧壁顶部的所述半导体层进行掺杂，形成所述掺杂层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体层通过原子层沉积方式形成。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体层的材料与所述半导体衬底材料相同。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底包括P型阱区与N型阱区，
于所述半导体衬底内形成第一沟槽的同时，还形成第二沟槽，所述第二沟槽将所述半导体衬底隔离成多个第二有源区，所述第一沟槽位于所述N型阱区，所述第二沟槽位于所述P型阱区；
形成所述第二沟槽之后，还包括：
于所述第二沟槽内依次形成第三衬垫层、第四衬垫层以及第二隔离填充层，所述第三衬垫层的厚度在所述第二沟槽侧壁均匀分布。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述于所述第一沟槽内依次形成第一衬垫层、第二衬垫层以及第一隔离填充层之后，还包括：
于所述第一有源区上形成P型半导体器件。
12.一种半导体结构，其特征在于，包括：半导体衬底、第一沟槽、第一衬垫层、第二衬垫层以及第一隔离填充层，
所述第一沟槽将所述半导体衬底隔离成多个第一有源区，
所述第一衬垫层、所述第二衬垫层、所述第一隔离填充层依次形成于所述第一沟槽内，且所述第一沟槽侧壁顶部的所述第一衬垫层的厚度大于所述第一沟槽侧壁底部的所述第一衬垫层的厚度。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一衬垫层包括第一氧化层，所述第一氧化层连接所述半导体衬底，所述第一沟槽侧壁顶部的所述第一氧化层的厚度大于所述第一沟槽侧壁底部的所述第一氧化层的厚度。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一衬垫层包括第二氧化层，所述第二氧化层位于所述第一氧化层表面，第一沟槽侧壁顶部的所述第二氧化层的厚度大于所述第一沟槽侧壁底部的所述第二氧化层的厚度。
15.根据权利要求12所述的半导体结构，其特征在于，所述半导体衬底包括P型阱区与N型阱区，所述半导体结构还包括第二沟槽、第三衬垫层、第四衬垫层以及第二隔离填充层，
所述第二沟槽将所述半导体衬底隔离成多个第二有源区，第一沟槽位于N型阱区，第二沟槽位于P型阱区，
所述第三衬垫层、所述第四衬垫层、所述第二隔离填充层依次形成于所述第二沟槽内，且所述第三衬垫层的厚度在所述第二沟槽侧壁均匀分布。
16.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括P型半导体器件，所述P型半导体器件位于所述第一有源区上。
17.根据权利要求12所述的半导体结构，其特征在于，所述第一衬垫层的厚度沿着所述第一沟槽侧壁由上至下逐渐减小。
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