CN107919271A - 沟槽外延的填充方法 - Google Patents

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Abstract

本发明公开了一种沟槽外延的填充方法，包括步骤：形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层；进行第一次全面离子注入以破坏第三氧化层的分子键；光刻定义出沟槽的形成区域；去除沟槽的形成区域中的硬质掩模层；对半导体衬底进行刻蚀形成沟槽；进行第一次湿法刻蚀工艺以去除第三氧化层；形成牺牲氧化层；进行第二次全面离子注入以破坏牺牲氧化层的分子键；进行第二次湿法刻蚀工艺以去除牺牲氧化层；去除第二氮化层；进行外延生长形成沟槽外延层填充所述沟槽。本发明能减少第一氧化层被横向刻蚀的量，能防止或减少相邻沟槽中外延层延伸到沟槽外并产生合并，从而能消除或减少应力以及避免产生的位错，提高器件的性能。

Description

沟槽外延的填充方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽外延的填充方法。
背景技术
如图1A至图1G所示，是现有沟槽外延的填充方法的各步骤中的器件结构示意图；以超结结构的沟槽的外延填充为例进行说明，现有沟槽外延的填充方法包括如下步骤：
如图1A所示，提供一半导体衬底如硅衬底101，在硅衬底101的表面形成有N型外延层102，在N型外延层102的表面依次形成氧化层103、氮化层104和氧化层105并叠加形成硬质掩模层；光刻打开沟槽的形成区域，对沟槽形成区域的硬质掩模层的3层结构依次进行刻蚀形成硬质掩模层的开口。以一个具体参数的实例为例：氧化层103的厚度为氮化层104的厚度为氧化层105的厚度为
如图1B所示，以硬质掩模层为掩模进行N型外延层102的刻蚀形成沟槽201，超结的沟槽由于深度较大通常也称为深沟槽。沟槽201的刻蚀中，氧化层105会有一定的损耗，例如：刻蚀后氧化层105剩余的厚度为
如图1C所示，去除氧化层105。由于氧化层103和105的材料相同，故在去除氧化层105的过程中，氧化层103的侧面也会产生一定的横向刻蚀，如虚线圈202所示。由于氮化层104的材料和氧化层105不同，故氮化层104不会被刻蚀。
如图1D所示，之后形成牺牲氧化层203，例如：牺牲氧化层203的厚度为如图1E所示，之后再去除所述牺牲氧化层203。由于牺牲氧化层203和氧化层103的材料相同，故在刻蚀去除牺牲氧化层203的过程中，氧化层103也会被横向刻蚀一定的量。氧化层103总共被横向刻蚀的区域如图1F的虚线圈203所示。氧化层103的总共被横向刻蚀的距离为d1，在一个实例中d1为0.6微米。
如图1F所示，在牺牲氧化层203去除之后,去除氮化层104。
如图1G所示，之后进行P型外延层106的生长直至将沟槽201完全填充。图1G中仅显示了P型外延层106的生长过程中的结构。可以看出，由于氧化层103会被横向刻蚀一定的距离d1，使得沟槽201外周宽度为d1的区域内的N型外延层102未被氧化层103保护而暴露出来。由于外延生长工艺是选择在外延层的表面生长，在氧化层的表面不生长，这样外延生长过程中，P型外延层106会同时在沟槽201的侧面和底部表面以及沟槽201外的未被氧化层103覆盖的N型外延层102表面同时生长，在沟槽201外的未被氧化层103覆盖的N型外延层102表面形成的P型外延层106的厚度大于氧化层103的厚度后会延伸到氧化层103的表面并同时横向生长，最后使得相邻沟槽201内的P型外延层106容易在沟槽201之间氧化层103的表面上互相延伸而接触合并而连接成一整体结构，这种形成于氧化层103上且互相横向接触合并的P型外延层106容易产生应力并形成位错(dislocation)，最后会影响器件的性能。
发明内容
本发明所要解决的技术问题是提供一种沟槽外延的填充方法，能防止或减少相邻沟槽中外延层延伸到沟槽外并产生合并，从而能消除或减少由于沟槽外延层的合并而产生的应力以及避免由此产生的位错，提高器件的性能。
为解决上述技术问题，本发明提供的沟槽外延的填充方法包括如下步骤：
步骤一、在半导体衬底表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层。
步骤二、进行第一次全面离子注入以破坏所述第三氧化层的分子键。
步骤三、光刻定义出沟槽的形成区域，采用干法刻蚀工艺依次去除所述沟槽的形成区域中的所述第三氧化层、所述第二氮化层和所述第一氧化层。
步骤四、以所述硬质掩模层为掩模对所述半导体衬底进行刻蚀形成所述沟槽。
步骤五、进行第一次湿法刻蚀工艺以去除所述第三氧化层，利用分子键被破坏后的所述第三氧化层的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层的湿法刻蚀速率的特点减少所述第一次湿法刻蚀工艺中所述第一氧化层被横向刻蚀的量。
步骤六、在所述沟槽的侧面和底部表面形成牺牲氧化层。
步骤七、进行第二次全面离子注入以破坏所述牺牲氧化层的分子键。
步骤八、进行第二次湿法刻蚀工艺以去除所述牺牲氧化层，利用分子键被破坏后的所述牺牲氧化层的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层的湿法刻蚀速率的特点减少所述第二次湿法刻蚀工艺中所述第一氧化层被横向刻蚀的量。
步骤九、去除所述第二氮化层。
步骤十、进行外延生长形成沟槽外延层填充所述沟槽，利用所述第一氧化层横向刻蚀量减少的特点增加所述沟槽外的所述第一氧化层的覆盖面积，减少所述外延生长过程中在所述沟槽外的所述半导体衬底表面形成外延层的量。
进一步的改进是，步骤一中所述半导体衬底表面形成有第一外延层，所述沟槽形成于所述第一外延层中。
进一步的改进是，所述沟槽为超结沟槽。
进一步的改进是，所述第一外延层具有第一导电类型，所述沟槽外延层具有第二导电类型。
进一步的改进是，所述沟槽包括多个，由所述沟槽外延层组成第二导电类型柱，由所述沟槽之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列组成超结结构。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层和所述沟槽外延层都为硅外延层，所述第一氧化层和所述第三氧化层都为二氧化硅层，所述第二氮化层为氮化硅层。
进一步的改进是，所述第一氧化层的厚度为所述第二氮化层的厚度为所述第三氧化层的厚度为
进一步的改进是，步骤四的刻蚀过程中所述第三氧化层被部分损耗。
进一步的改进是，步骤四完成后所述第三氧化层的剩余厚度为
进一步的改进是，第一导电类型为N型，第二导电类型为P型。
进一步的改进是，第一导电类型为P型，第二导电类型为N型。
进一步的改进是，所述第一次全面离子注入的注入杂质包括：氩；所述第二次全面离子注入的注入杂质包括：氩。
进一步的改进是，所述第一次湿法刻蚀工艺采用氢氟酸刻蚀；所述第二次湿法刻蚀工艺采用氢氟酸刻蚀。
本发明的技术方案根据本发明提出的技术问题进行了特别的设计，主要是在硬质掩模层的第三氧化层形成之后增加了一次用于破坏第三氧化层的分子键的第一次全面离子注入工艺，本发明利用分子键被破坏后的第三氧化层的湿法刻蚀速率大于分子键未被破坏的第一氧化层的湿法刻蚀速率的特点减少第一次湿法刻蚀工艺中第一氧化层被横向刻蚀的量；也即第一次全面离子注入能在不影响干法刻蚀定义沟槽的形成区域的前提下增加后续去除第三氧化层的湿法刻蚀工艺中的刻蚀速率，从而能减少第三氧化层的湿法刻蚀时间，从而也就能减少第一氧化层在第一次湿法刻蚀工艺中的横向刻蚀量。
本发明还在牺牲氧化层形成之后增加了一次用于破坏牺牲氧化层的分子键的第二次全面离子注入工艺，同样，本发明利用分子键被破坏后的所述牺牲氧化层的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层的湿法刻蚀速率的特点减少所述第二次湿法刻蚀工艺中所述第一氧化层被横向刻蚀的量；即：第二次全面离子注入工艺能减少牺牲氧化层的湿法刻蚀时间，从而也就能减少第一氧化层在第二次湿法刻蚀工艺中的横向刻蚀量。
所以本发明能减少第一氧化层在经历了两次湿法刻蚀工艺后的总的横向刻蚀量。
而在外延生长工艺中外延层仅在具有单晶结构的所述半导体衬底的表面或外延层的表面生长，本发明步骤十中，外延生长工艺会在所述沟槽的底部表面和侧面生长所述沟槽外延层，以及在所述沟槽之外未被所述第一氧化层覆盖的所述半导体衬底的表面形成所述沟槽外延层。相对于现有技术，本发明的第一氧化层覆盖的区域面积增加，所以所述沟槽之外未被所述第一氧化层覆盖的所述半导体衬底的面积减少，也即在所述沟槽之间的被所述第一氧化层的覆盖的区域的面积比例增加，这样能减少所述外延生长过程中在所述沟槽外的所述半导体衬底表面形成外延层的量，从而能消除或减少所述沟槽外延层延伸到所述沟槽之外并在所述沟槽之间的所述第一氧化层的顶部合并接触的量，从而能减少由于沟槽外延层延伸到所述沟槽之外并在沟槽之间的第一氧化层的顶部合并所带来的应力，减少位错的出现。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1G是现有沟槽外延的填充方法的各步骤中的器件结构示意图；
图2是本发明实施例沟槽外延的填充方法的流程图；
图3A-图3I是本发明实施例沟槽外延的填充方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例沟槽外延的填充方法的流程图；如图3A至图3I所示，是本发明实施例沟槽外延的填充方法的各步骤中的器件结构示意图，本发明实施例沟槽外延的填充方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1表面形成由第一氧化层3、第二氮化层4和第三氧化层5叠加形成的硬质掩模层。
本发明实施例中，所述半导体衬底1表面形成有第一外延层2，后续的沟槽301形成于所述第一外延层2中。所述沟槽301为超结沟槽。所述第一外延层2具有第一导电类型，后续的沟槽外延层6具有第二导电类型。
较佳为，所述半导体衬底1为硅衬底，所述第一外延层2和后续的所述沟槽外延层6都为硅外延层，所述第一氧化层3和所述第三氧化层5都为二氧化硅层，所述第二氮化层4为氮化硅层。
以一个具体参数为例：所述第一氧化层3的厚度为所述第二氮化层4的厚度为所述第三氧化层5的厚度为
步骤二、如图3A所示，进行第一次全面离子注入以破坏所述第三氧化层5的分子键。较佳为，所述第一次全面离子注入的注入杂质包括：氩。
步骤三、如图3B所示，光刻定义出沟槽301的形成区域，采用干法刻蚀工艺依次去除所述沟槽301的形成区域中的所述第三氧化层5、所述第二氮化层4和所述第一氧化层3。所述第三氧化层5的分子键被破坏后并不会影响到干法刻蚀工艺，干法刻蚀工艺为各向异性刻蚀，依然能很好的定义出所述沟槽301的形成区域。
步骤四、如图3C所示，以所述硬质掩模层为掩模对所述半导体衬底1进行刻蚀形成所述沟槽301。
步骤四的刻蚀过程中所述第三氧化层5被部分损耗。以一个具体参数为例：步骤四完成后所述第三氧化层5的剩余厚度为
步骤五、如图3D所示，进行第一次湿法刻蚀工艺以去除所述第三氧化层5，利用分子键被破坏后的所述第三氧化层5的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层3的湿法刻蚀速率的特点减少所述第一次湿法刻蚀工艺中所述第一氧化层3被横向刻蚀的量。也即所述第三氧化层5的分子键被破坏后，湿法刻蚀速率会加快，这样完全去除所述第三氧化层5的湿法刻蚀时间会减少，从而使所述第一氧化层3被湿法刻蚀时间减少，最后使所述第一氧化层3被横向刻蚀的量减小。该步骤五中所述第一氧化层3的横向刻蚀的区域如图3D中的虚线圈303所示，可以结合图1C中的虚线圈202所示的现有工艺的第一氧化层的横向刻蚀量来理解本发明实施例所带来的有益效果。
本发明实施例中，所述第一次湿法刻蚀工艺采用氢氟酸刻蚀。
步骤六、如图3E所示，在所述沟槽301的侧面和底部表面形成牺牲氧化层302。
步骤七、如图3F所示，进行第二次全面离子注入以破坏所述牺牲氧化层302的分子键；图3F中单独用标记302a表示分子键被破坏后的所述牺牲氧化层。较佳为，所述第二次全面离子注入的注入杂质包括：氩。
步骤八、如图3G所示，进行第二次湿法刻蚀工艺以去除所述牺牲氧化层302a，利用分子键被破坏后的所述牺牲氧化层302a的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层3的湿法刻蚀速率的特点减少所述第二次湿法刻蚀工艺中所述第一氧化层3被横向刻蚀的量。
和步骤五一样，也即所述牺牲氧化层302a的分子键被破坏后，湿法刻蚀速率会加快，这样完全去除所述牺牲氧化层302a的湿法刻蚀时间会减少，从而使所述第一氧化层3被湿法刻蚀时间减少，最后使所述第一氧化层3被横向刻蚀的量减小。步骤八和前面步骤五中对所述第一氧化层3造成的总的横向刻蚀区域如图3G中的虚线圈304所示，可以结合图1F中的虚线圈203所示的现有工艺的第一氧化层的横向刻蚀量来理解本发明实施例所带来的有益效果。
本发明实施例中，所述第二次湿法刻蚀工艺采用氢氟酸刻蚀。
步骤九、如图3H所示，去除所述第二氮化层4。
步骤十、如图3I所示，进行外延生长形成沟槽外延层6填充所述沟槽301，利用所述第一氧化层3横向刻蚀量减少的特点增加所述沟槽301外的所述第一氧化层3的覆盖面积，减少所述外延生长过程中在所述沟槽301外的所述半导体衬底1表面形成外延层的量。
由于外延生长工艺中外延层仅在具有单晶结构的所述半导体衬底1的表面或外延层的表面生长，在步骤十中，外延生长工艺会在所述沟槽301的底部表面和侧面生长所述沟槽外延层6，以及在所述沟槽301之外未被所述第一氧化层3覆盖的所述半导体衬底1的表面形成所述沟槽外延层6。相对于现有技术，本发明实施例的所述第一氧化层3覆盖的区域面积增加，所以所述沟槽301之外未被所述第一氧化层3覆盖的所述半导体衬底1的面积减少，也即在所述沟槽301之间的被所述第一氧化层3的覆盖的区域的面积比例增加，这样能减少所述外延生长过程中在所述沟槽301外的所述半导体衬底1表面形成外延层的量，从而能消除或减少所述沟槽外延层6延伸到所述沟槽301之外并在所述沟槽301之间的所述第一氧化层3的顶部合并接触的量，从而能减少由于所述沟槽外延层6延伸到所述沟槽301之外并在所述沟槽301之间的所述第一氧化层3的顶部合并所带来的应力，减少位错的出现。
本发明实施例中，所述沟槽301包括多个，由所述沟槽外延层6组成第二导电类型柱，由所述沟槽301之间的所述第一外延层2组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列组成超结结构。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种沟槽外延的填充方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层；
步骤二、进行第一次全面离子注入以破坏所述第三氧化层的分子键；
步骤三、光刻定义出沟槽的形成区域，采用干法刻蚀工艺依次去除所述沟槽的形成区域中的所述第三氧化层、所述第二氮化层和所述第一氧化层；
步骤四、以所述硬质掩模层为掩模对所述半导体衬底进行刻蚀形成所述沟槽；
步骤五、进行第一次湿法刻蚀工艺以去除所述第三氧化层，利用分子键被破坏后的所述第三氧化层的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层的湿法刻蚀速率的特点减少所述第一次湿法刻蚀工艺中所述第一氧化层被横向刻蚀的量；
步骤六、在所述沟槽的侧面和底部表面形成牺牲氧化层；
步骤七、进行第二次全面离子注入以破坏所述牺牲氧化层的分子键；
步骤八、进行第二次湿法刻蚀工艺以去除所述牺牲氧化层，利用分子键被破坏后的所述牺牲氧化层的湿法刻蚀速率大于分子键未被破坏的所述第一氧化层的湿法刻蚀速率的特点减少所述第二次湿法刻蚀工艺中所述第一氧化层被横向刻蚀的量；
步骤九、去除所述第二氮化层；
步骤十、进行外延生长形成沟槽外延层填充所述沟槽，利用所述第一氧化层横向刻蚀量减少的特点增加所述沟槽外的所述第一氧化层的覆盖面积，减少所述外延生长过程中在所述沟槽外的所述半导体衬底表面形成外延层的量。
2.如权利要求1所述的沟槽外延的填充方法，其特征在于：步骤一中所述半导体衬底表面形成有第一外延层，所述沟槽形成于所述第一外延层中。
3.如权利要求2所述的沟槽外延的填充方法，其特征在于：所述沟槽为超结沟槽。
4.如权利要求3所述的沟槽外延的填充方法，其特征在于：所述第一外延层具有第一导电类型，所述沟槽外延层具有第二导电类型。
5.如权利要求4所述的沟槽外延的填充方法，其特征在于：所述沟槽包括多个，由所述沟槽外延层组成第二导电类型柱，由所述沟槽之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列组成超结结构。
6.如权利要求2所述的沟槽外延的填充方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层和所述沟槽外延层都为硅外延层，所述第一氧化层和所述第三氧化层都为二氧化硅层，所述第二氮化层为氮化硅层。
7.如权利要求1或2或6所述的沟槽外延的填充方法，其特征在于：所述第一氧化层的厚度为所述第二氮化层的厚度为所述第三氧化层的厚度为
8.如权利要求7所述的沟槽外延的填充方法，其特征在于：步骤四的刻蚀过程中所述第三氧化层被部分损耗。
9.如权利要求8所述的沟槽外延的填充方法，其特征在于：步骤四完成后所述第三氧化层的剩余厚度为
10.如权利要求4或5所述的沟槽外延的填充方法，其特征在于：第一导电类型为N型，第二导电类型为P型。
11.如权利要求4或5所述的沟槽外延的填充方法，其特征在于：第一导电类型为P型，第二导电类型为N型。
12.如权利要求1所述的沟槽外延的填充方法，其特征在于：所述第一次全面离子注入的注入杂质包括：氩；所述第二次全面离子注入的注入杂质包括：氩。
13.如权利要求1所述的沟槽外延的填充方法，其特征在于：所述第一次湿法刻蚀工艺采用氢氟酸刻蚀；所述第二次湿法刻蚀工艺采用氢氟酸刻蚀。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112736102A (zh) * 2020-12-23 2021-04-30 华虹半导体(无锡)有限公司 Cis器件的隔离区形成方法
CN117747536A (zh) * 2024-02-21 2024-03-22 合肥晶合集成电路股份有限公司 一种半导体器件的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5595339A (en) * 1979-01-12 1980-07-19 Mitsubishi Electric Corp Preparation of semiconductor device
CN102280402A (zh) * 2010-06-12 2011-12-14 上海华虹Nec电子有限公司 刻蚀和填充深沟槽的方法
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN103177957A (zh) * 2011-12-21 2013-06-26 上海华虹Nec电子有限公司 避免金属尖角的方法
CN104241190A (zh) * 2014-07-31 2014-12-24 上海华力微电子有限公司 浅沟槽制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5595339A (en) * 1979-01-12 1980-07-19 Mitsubishi Electric Corp Preparation of semiconductor device
CN102280402A (zh) * 2010-06-12 2011-12-14 上海华虹Nec电子有限公司 刻蚀和填充深沟槽的方法
CN103177957A (zh) * 2011-12-21 2013-06-26 上海华虹Nec电子有限公司 避免金属尖角的方法
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN104241190A (zh) * 2014-07-31 2014-12-24 上海华力微电子有限公司 浅沟槽制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112736102A (zh) * 2020-12-23 2021-04-30 华虹半导体(无锡)有限公司 Cis器件的隔离区形成方法
CN112736102B (zh) * 2020-12-23 2022-07-19 华虹半导体(无锡)有限公司 Cis器件的隔离区形成方法
CN117747536A (zh) * 2024-02-21 2024-03-22 合肥晶合集成电路股份有限公司 一种半导体器件的制备方法
CN117747536B (zh) * 2024-02-21 2024-06-07 合肥晶合集成电路股份有限公司 一种半导体器件的制备方法

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