CN108389831A - 层间介质层的填充方法 - Google Patents

层间介质层的填充方法 Download PDF

Info

Publication number
CN108389831A
CN108389831A CN201810106255.4A CN201810106255A CN108389831A CN 108389831 A CN108389831 A CN 108389831A CN 201810106255 A CN201810106255 A CN 201810106255A CN 108389831 A CN108389831 A CN 108389831A
Authority
CN
China
Prior art keywords
layer
dielectric layer
interlayer dielectric
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810106255.4A
Other languages
English (en)
Inventor
郭振强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201810106255.4A priority Critical patent/CN108389831A/zh
Publication of CN108389831A publication Critical patent/CN108389831A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种层间介质层的填充方法，包括步骤：步骤一、形成栅极结构；步骤二、在多晶硅栅的侧面形成侧墙；步骤三、淀积形成接触孔刻蚀阻挡层和第一二氧化硅层；步骤四、形成一保护层并进行回刻，回刻后保护层覆盖在间隔区域的底部区域；步骤五、以保护层为掩膜对第一二氧化硅层进行刻蚀减薄以降低间隔区域的深宽比；步骤六、形成层间介质层。本发明能提高层间介质层填充栅极结构之间的间隙的能力，较少甚至消除层间介质层的填充空洞，能防止空洞导致接触孔之间的连通，提高器件的性能。

Description

层间介质层的填充方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种层间介质层的填充方法。
背景技术
随着器件尺寸的不断缩小，栅极与栅极之间的尺寸越来越小，层间介质层的填充变成一个不可忽视的问题；如图1所示，是现有层间介质层的填充方法形成的层间介质层的结构示意图；现有层间介质层的填充方法包括如下步骤：
步骤一、在半导体衬底如硅衬底101上形成相应的阱区102，在阱区102的表面形成栅极结构，栅极结构包括依次叠加的栅介质层如栅氧化层103和多晶硅栅104。被多晶硅栅104覆盖的阱区102表面用于形成沟道。在硅衬底101上还会形成场氧如浅沟槽场氧。
步骤二、在多晶硅栅104的侧面形成侧墙105，侧墙105通常为氮化硅侧墙，图1侧墙105呈L型结构，通过依次淀积氮化硅层和氧化硅层，然后采用普遍刻蚀形成氧化硅侧墙和氮化硅侧墙，然后去除氧化硅侧墙，形成由氮化硅侧墙组成的侧墙105。
步骤三、沉积接触孔刻蚀阻挡层106。
步骤四、沉积层间介质层107。
由图1所示可知，随着栅极结构的间距也即多晶硅栅104之间的间距的缩小，再加上在沉积层间介质层107之前需要形成侧墙105和接触孔刻蚀阻挡层106，这会使得栅极结构之间的间距更加缩小，较小的栅极结构之间的间距使得层间介质层107的沉积时容易形成如标记108所示的空洞，由于后续形成的接触孔需要穿过层间介质层107并填充金属形成，空洞的存在会造成接触孔与接触孔之间的连通，从而造成器件之间的功能问题。
发明内容
本发明所要解决的技术问题是提供一种层间介质层的填充方法，能提高层间介质层填充栅极结构之间的间隙的能力，较少甚至消除层间介质层的填充空洞，提高器件的性能。
为解决上述技术问题，本发明提供的层间介质层的填充方法包括如下步骤：
步骤一、形成栅极结构，栅极结构包括叠加于半导体衬底表面的栅介质层和多晶硅栅，所述多晶硅栅之间具有间隔区域。
步骤二、在所述多晶硅栅的侧面形成侧墙。
步骤三、依次淀积形成接触孔刻蚀阻挡层和第一二氧化硅层，所述接触孔刻蚀阻挡层覆盖在所述多晶硅栅的顶部表面、所述侧墙的侧面以及所述间隔区域的所述半导体衬底表面；所述第一二氧化硅层位于所述接触孔刻蚀阻挡层的表面。
步骤四、形成一保护层并对所述保护层进行回刻并将所述保护层的表面回刻到低于所述多晶硅栅的顶部表面，回刻后所述保护层仅覆盖在所述间隔区域的所述第一二氧化硅层的表面。
步骤五、以所述保护层为掩膜对所述保护层保护区域外的所述第一二氧化硅层进行刻蚀减薄，之后去除所述保护层，使所述间隔区域的顶部宽度增加从而降低所述间隔区域的深宽比。
步骤六、形成层间介质层，所述层间介质层将所述间隔区域完全填充且所述层间介质层还覆盖在所述多晶硅栅的顶部和所述间隔区域的顶部，通过步骤五中所述间隔区域的深宽比的降低提高所述层间介质层对所述间隔区域的填充效果。
进一步的改进是，步骤四中的所述保护层的材料为光刻胶，形成所述保护层的步骤包括：
步骤41、进行涂胶形成所述光刻胶，所述光刻胶将所述间隔区域完全填充且在所述光刻胶还覆盖在所述多晶硅栅的顶部和所述间隔区域的顶部。
步骤42、对所述光刻胶进行刻蚀，使刻蚀后仅保留于所述间隔区域的底部区域中的所述光刻胶作为所述保护层。
进一步的改进是，所述层间介质层由第一介质层和第二介质层叠加而成，形成步骤包括：
步骤61、采用高密度等离子体化学气相沉积工艺形成所述第一介质层，所述第一介质层将所述间隔区域完全填充。
步骤62、采用化学机械研磨工艺对所述第一介质层进行平坦化。
步骤63、沉积所述第二介质层。
进一步的改进是，步骤63中采用等离子体增强化学气相沉积工艺形成所述第二介质层。
进一步的改进是，步骤一中形成所述栅极结构的步骤包括：
步骤11、依次在所述半导体衬底表面形成所述栅介质层和所述多晶硅栅。
步骤12、光刻定义出所述栅极结构的形成区域。
步骤13、将所述栅极结构的形成区域外的所述多晶硅栅和所述栅介质层都去除，由保留于所述栅极结构的形成区域的所述栅介质层和所述多晶硅栅叠加形成所述栅极结构。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，步骤二中所述侧墙为氮化硅侧墙。
进一步的改进是，所述侧墙的形成步骤包括：
步骤21、依次沉积第三氮化硅层和第四氧化硅层。
步骤22、采用普遍刻蚀工艺依次对所述第四氧化硅层和所述第三氮化硅层进行刻蚀在所述多晶硅栅的侧面形成氧化硅侧墙和氮化硅侧墙，所述氮化硅侧墙呈L型。
步骤23、去除所述氧化硅侧墙，由所述氮化硅侧墙组成呈L型的所述侧墙。
进一步的改进是，所述侧墙的形成步骤包括：
步骤21、沉积第三氮化硅层；
步骤22、采用普遍刻蚀工艺依次对所述第三氮化硅层进行刻蚀在所述多晶硅栅的侧面形成氮化硅侧墙，由所述氮化硅侧墙组成呈D型的所述侧墙。
进一步的改进是，在步骤二形成所述侧墙之后还包括进行源漏注入在所述多晶硅栅的两侧形成源区和漏区的步骤，所述源区和所述漏区分别和对应的所述侧墙自对准。
进一步的改进是，在形成了所述源区和所述漏区之后还包括在所述源区和所述漏区的表面形成钴合金的步骤。
进一步的改进是，步骤三中所述接触孔刻蚀阻挡层的材料为氮化硅或氮氧化硅。
进一步的改进是，所述层间介质层为二氧化硅层。
进一步的改进是，步骤六之后还包括形成接触孔的步骤七；步骤七包括如下分步骤：
步骤71、光刻定义出所述接触孔的形成区域。
步骤72、采用干法刻蚀工艺对所述接触孔的形成区域的所述层间介质层进行去除。
步骤73、去除所述接触孔的形成区域的所述接触孔刻蚀阻挡层。
步骤74、在所述接触孔的形成区域中填充金属形成所述接触孔。
进一步的改进是，所述半导体衬底为硅衬底。
本发明在接触孔刻蚀阻挡层和第一二氧化硅层沉积之后，并不是一步到位形成层间介质层，而是先形成一保护层对多晶硅栅之间的间隔区域的底部的接触孔刻蚀阻挡层和第一二氧化硅层进行保护，在保护层的保护下对保护区域外即多晶硅栅之间的间隔区域顶部以及多晶硅栅的顶部的第一二氧化硅层进行刻蚀减薄，这样能够在不改变多晶硅栅之间的间隔区域的底部的接触孔刻蚀阻挡层厚度的条件下增加多晶硅栅之间的间隔区域的顶部开口，从而能降低多晶硅栅之间的间隔区域的深宽比，从而有利于层间介质层，提高层间介质层对间隔区域的填充效果，所以本发明能提高层间介质层填充栅极结构之间的间隙的能力，较少甚至消除层间介质层的填充空洞，从而能防止空洞导致接触孔之间的连通，提高器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有层间介质层的填充方法形成的层间介质层的结构示意图；
图2是本发明实施例接触孔的制造方法的流程图；
图3A-图3F是本发明实施例方法各步骤中器件结构示意图。
具体实施方式
如图2所示，是本发明实施例接触孔的制造方法的流程图；如图3A至图3F所示，是本发明实施例方法各步骤中器件结构示意图，本发明实施例层间介质层8的填充方法包括如下步骤：
步骤一、如图3A所示，形成栅极结构，栅极结构包括叠加于半导体衬底1表面的栅介质层3和多晶硅栅4，所述多晶硅栅4之间具有间隔区域。较佳为，所述半导体衬底1为硅衬底。
本发明实施例中，形成所述栅极结构的步骤包括：
步骤11、在所述半导体衬底1形成阱区2，阱区2根据对应的MOS晶体管的类型分为N型阱区和P型阱区，NMOS管的形成区域对应于形成P型阱区，PMOS管的形成区域对应于形成N型阱区。
之后，还包括形成场氧如浅沟槽场氧的步骤，场氧隔离出器件的有源区。
依次在所述半导体衬底1表面形成所述栅介质层3和所述多晶硅栅4。较佳为，所述栅介质层3为栅氧化层。
步骤12、光刻定义出所述栅极结构的形成区域。
步骤13、将所述栅极结构的形成区域外的所述多晶硅栅4和所述栅介质层3都去除，由保留于所述栅极结构的形成区域的所述栅介质层3和所述多晶硅栅4叠加形成所述栅极结构。
步骤二、如图3B所示，在所述多晶硅栅4的侧面形成侧墙5。
所述侧墙5为氮化硅侧墙。
本发明实施例中，所述侧墙5的形成步骤包括：
步骤21、依次沉积第三氮化硅层和第四氧化硅层。
步骤22、采用普遍刻蚀工艺依次对所述第四氧化硅层和所述第三氮化硅层进行刻蚀在所述多晶硅栅4的侧面形成氧化硅侧墙和氮化硅侧墙，所述氮化硅侧墙呈L型。
步骤23、去除所述氧化硅侧墙，由所述氮化硅侧墙组成呈L型的所述侧墙5。
在其它实施例中也能为：所述侧墙5的形成步骤包括：
步骤21、沉积第三氮化硅层。
步骤22、采用普遍刻蚀工艺依次对所述第三氮化硅层进行刻蚀在所述多晶硅栅4的侧面形成氮化硅侧墙，由所述氮化硅侧墙组成所述侧墙5。
较佳为，在步骤二形成所述侧墙5之后还包括进行源漏注入在所述多晶硅栅4的两侧形成源区和漏区的步骤，所述源区和所述漏区分别和对应的所述侧墙5自对准。
在形成了所述源区和所述漏区之后还包括在所述源区和所述漏区的表面形成钴合金的步骤。
步骤三、如图3C所示，依次淀积形成接触孔刻蚀阻挡层和第一二氧化硅层6a，图3C中，接触孔刻蚀阻挡层位于第一二氧化硅层6a的底部，接触孔刻蚀阻挡层没有单独标出。所述接触孔刻蚀阻挡层和所述第一二氧化硅层6a覆盖在所述多晶硅栅4的顶部表面、所述侧墙5的侧面以及所述间隔区域的所述半导体衬底1表面。图3C显示了所述第一二氧化硅层6a形成之后的所述间隔区域的间距为d1。
较佳为，所述第一二氧化硅层6a的材料为氮化硅或氮氧化硅。
步骤四、如图3D所示，形成一保护层7并对所述保护层7进行回刻并将所述保护层7的表面回刻到低于所述多晶硅栅4的顶部表面，回刻后所述保护层7仅覆盖在所述间隔区域的所述第一二氧化硅层6a的表面。
本发明实施例中，所述保护层7的材料为光刻胶，形成所述保护层7的步骤包括：
步骤41、如图3C所示，进行涂胶形成所述光刻胶7a，所述光刻胶7a将所述间隔区域完全填充且在所述光刻胶7a还覆盖在所述多晶硅栅4的顶部和所述间隔区域的顶部。
步骤42、如图3C所示，对所述光刻胶7a进行刻蚀，使刻蚀后仅保留于所述间隔区域的底部区域中的所述光刻胶7a作为所述保护层7,也即刻蚀前的光刻胶单独用7a表示，刻蚀后的光刻胶即保护层单独用标记7表示。
步骤五、如图3E所示，以所述保护层7为掩膜对所述保护层7保护区域外的所述第一二氧化硅层6a进行刻蚀减薄，之后去除所述保护层7，使所述间隔区域的顶部宽度增加从而降低所述间隔区域的深宽比。刻蚀减薄后的所述第一二氧化硅层单独用标记6表示，图3E显示了所述第一二氧化硅层6减薄后使所述间隔区域的间距为d2，d2大于d1，这样能降低所述间隔区域的深宽比。
步骤六、如图3F所示，形成层间介质层8，所述层间介质层8将所述间隔区域完全填充且所述层间介质层8还覆盖在所述多晶硅栅4的顶部和所述间隔区域的顶部，通过步骤五中所述间隔区域的深宽比的降低提高所述层间介质层8对所述间隔区域的填充效果。
本发明实施例中，所述层间介质层8由第一介质层和第二介质层叠加而成，形成步骤包括：
步骤61、采用高密度等离子体化学气相沉积工艺形成所述第一介质层，所述第一介质层将所述间隔区域完全填充。
步骤62、采用化学机械研磨工艺对所述第一介质层进行平坦化。
步骤63、沉积所述第二介质层。较佳为，步骤63中采用等离子体增强化学气相沉积工艺形成所述第二介质层。所述层间介质层8为二氧化硅层，所述第一介质层和所述第二介质层都为二氧化硅层。
本发明实施例中，步骤六之后还包括形成接触孔的步骤七；步骤七包括如下分步骤：
步骤71、光刻定义出所述接触孔的形成区域。
步骤72、采用干法刻蚀工艺对所述接触孔的形成区域的所述层间介质层进行去除。
步骤73、去除所述接触孔的形成区域的所述第一二氧化硅层6a和所述接触孔刻蚀阻挡层。
步骤74、在所述接触孔的形成区域中填充金属形成所述接触孔。
本发明实施例在接触孔刻蚀阻挡层和第一二氧化硅层6a沉积之后，并不是直接沉积层间介质层8，而是先形成一保护层7对多晶硅栅4之间的间隔区域的底部的第一二氧化硅层6a进行保护，在保护层7的保护下对保护区域外即多晶硅栅4之间的间隔区域顶部以及多晶硅栅4的顶部的第一二氧化硅层6a进行刻蚀减薄，这样能够在不改变多晶硅栅4之间的间隔区域的底部的第一二氧化硅层6厚度的条件下增加多晶硅栅4之间的间隔区域的顶部开口即开口宽度由d1增加到d2，从而能降低多晶硅栅4之间的间隔区域的深宽比，从而有利于层间介质层8，提高层间介质层8对间隔区域的填充效果，所以本发明实施例能提高层间介质层8填充栅极结构之间的间隙的能力，较少甚至消除层间介质层8的填充空洞，提高器件的性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种层间介质层的填充方法，其特征在于，包括如下步骤：
步骤一、形成栅极结构，栅极结构包括叠加于半导体衬底表面的栅介质层和多晶硅栅，所述多晶硅栅之间具有间隔区域；
步骤二、在所述多晶硅栅的侧面形成侧墙；
步骤三、依次淀积形成接触孔刻蚀阻挡层和第一二氧化硅层，所述接触孔刻蚀阻挡层覆盖在所述多晶硅栅的顶部表面、所述侧墙的侧面以及所述间隔区域的所述半导体衬底表面；所述第一二氧化硅层位于所述接触孔刻蚀阻挡层的表面；
步骤四、形成一保护层并对所述保护层进行回刻并将所述保护层的表面回刻到低于所述多晶硅栅的顶部表面，回刻后所述保护层仅覆盖在所述间隔区域的所述第一二氧化硅层的表面；
步骤五、以所述保护层为掩膜对所述保护层保护区域外的所述第一二氧化硅层进行刻蚀减薄，之后去除所述保护层，使所述间隔区域的顶部宽度增加从而降低所述间隔区域的深宽比；
步骤六、形成层间介质层，所述层间介质层将所述间隔区域完全填充且所述层间介质层还覆盖在所述多晶硅栅的顶部和所述间隔区域的顶部，通过步骤五中所述间隔区域的深宽比的降低提高所述层间介质层对所述间隔区域的填充效果。
2.如权利要求1所述的层间介质层的填充方法，其特征在于：步骤四中的所述保护层的材料为光刻胶，形成所述保护层的步骤包括：
步骤41、进行涂胶形成所述光刻胶，所述光刻胶将所述间隔区域完全填充且在所述光刻胶还覆盖在所述多晶硅栅的顶部和所述间隔区域的顶部；
步骤42、对所述光刻胶进行刻蚀，使刻蚀后仅保留于所述间隔区域的底部区域中的所述光刻胶作为所述保护层。
3.如权利要求1所述的层间介质层的填充方法，其特征在于：所述层间介质层由第一介质层和第二介质层叠加而成，形成步骤包括：
步骤61、采用高密度等离子体化学气相沉积工艺形成所述第一介质层，所述第一介质层将所述间隔区域完全填充；
步骤62、采用化学机械研磨工艺对所述第一介质层进行平坦化；
步骤63、沉积所述第二介质层。
4.如权利要求3所述的层间介质层的填充方法，其特征在于：步骤63中采用等离子体增强化学气相沉积工艺形成所述第二介质层。
5.如权利要求1所述的层间介质层的填充方法，其特征在于：步骤一中形成所述栅极结构的步骤包括：
步骤11、依次在所述半导体衬底表面形成所述栅介质层和所述多晶硅栅；
步骤12、光刻定义出所述栅极结构的形成区域；
步骤13、将所述栅极结构的形成区域外的所述多晶硅栅和所述栅介质层都去除，由保留于所述栅极结构的形成区域的所述栅介质层和所述多晶硅栅叠加形成所述栅极结构。
6.如权利要求1或5所述的层间介质层的填充方法，其特征在于：所述栅介质层为栅氧化层。
7.如权利要求1所述的层间介质层的填充方法，其特征在于：步骤二中所述侧墙为氮化硅侧墙。
8.如权利要求7所述的层间介质层的填充方法，其特征在于：所述侧墙的形成步骤包括：
步骤21、依次沉积第三氮化硅层和第四氧化硅层；
步骤22、采用普遍刻蚀工艺依次对所述第四氧化硅层和所述第三氮化硅层进行刻蚀在所述多晶硅栅的侧面形成氧化硅侧墙和氮化硅侧墙，所述氮化硅侧墙呈L型；
步骤23、去除所述氧化硅侧墙，由所述氮化硅侧墙组成呈L型的所述侧墙。
9.如权利要求7所述的层间介质层的填充方法，其特征在于：所述侧墙的形成步骤包括：
步骤21、沉积第三氮化硅层；
步骤22、采用普遍刻蚀工艺依次对所述第三氮化硅层进行刻蚀在所述多晶硅栅的侧面形成氮化硅侧墙，由所述氮化硅侧墙组成呈D型的所述侧墙。
10.如权利要求1所述的层间介质层的填充方法，其特征在于：在步骤二形成所述侧墙之后还包括进行源漏注入在所述多晶硅栅的两侧形成源区和漏区的步骤，所述源区和所述漏区分别和对应的所述侧墙自对准。
11.如权利要求10所述的层间介质层的填充方法，其特征在于：在形成了所述源区和所述漏区之后还包括在所述源区和所述漏区的表面形成钴合金的步骤。
12.如权利要求1所述的层间介质层的填充方法，其特征在于：步骤三中所述接触孔刻蚀阻挡层的材料为氮化硅或氮氧化硅。
13.如权利要求1或3所述的层间介质层的填充方法，其特征在于：所述层间介质层为二氧化硅层。
14.如权利要求1所述的层间介质层的填充方法，其特征在于：步骤六之后还包括形成接触孔的步骤七；步骤七包括如下分步骤：
步骤71、光刻定义出所述接触孔的形成区域；
步骤72、采用干法刻蚀工艺对所述接触孔的形成区域的所述层间介质层进行去除；
步骤73、去除所述接触孔的形成区域的所述第一二氧化硅层和所述接触孔刻蚀阻挡层；
步骤74、在所述接触孔的形成区域中填充金属形成所述接触孔。
15.如权利要求1所述的层间介质层的填充方法，其特征在于：所述半导体衬底为硅衬底。
CN201810106255.4A 2018-02-02 2018-02-02 层间介质层的填充方法 Pending CN108389831A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810106255.4A CN108389831A (zh) 2018-02-02 2018-02-02 层间介质层的填充方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810106255.4A CN108389831A (zh) 2018-02-02 2018-02-02 层间介质层的填充方法

Publications (1)

Publication Number Publication Date
CN108389831A true CN108389831A (zh) 2018-08-10

Family

ID=63075025

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810106255.4A Pending CN108389831A (zh) 2018-02-02 2018-02-02 层间介质层的填充方法

Country Status (1)

Country Link
CN (1) CN108389831A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599761A (zh) * 2020-05-25 2020-08-28 上海华力集成电路制造有限公司 一种改善介电层孔隙的方法
CN112635484A (zh) * 2020-12-07 2021-04-09 华虹半导体(无锡)有限公司 NOR Flash的工艺方法
CN113224147A (zh) * 2021-04-19 2021-08-06 华虹半导体(无锡)有限公司 半导体器件及其制造方法
CN113327886A (zh) * 2021-05-28 2021-08-31 上海华力微电子有限公司 避免层间介质填充过程中形成缝隙的方法
CN115799161A (zh) * 2023-01-09 2023-03-14 广州粤芯半导体技术有限公司 半导体结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080054698A (ko) * 2006-12-13 2008-06-19 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
CN101740471A (zh) * 2008-11-17 2010-06-16 中芯国际集成电路制造(上海)有限公司 填充空隙沟槽和形成半导体器件的方法
CN104078361A (zh) * 2013-03-29 2014-10-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制造方法
CN104952803A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
CN106816469A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 用于制造一半导体结构的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080054698A (ko) * 2006-12-13 2008-06-19 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
CN101740471A (zh) * 2008-11-17 2010-06-16 中芯国际集成电路制造(上海)有限公司 填充空隙沟槽和形成半导体器件的方法
CN104078361A (zh) * 2013-03-29 2014-10-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制造方法
CN104952803A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
CN106816469A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 用于制造一半导体结构的方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599761A (zh) * 2020-05-25 2020-08-28 上海华力集成电路制造有限公司 一种改善介电层孔隙的方法
CN112635484A (zh) * 2020-12-07 2021-04-09 华虹半导体(无锡)有限公司 NOR Flash的工艺方法
CN112635484B (zh) * 2020-12-07 2022-10-04 华虹半导体(无锡)有限公司 NOR Flash的工艺方法
CN113224147A (zh) * 2021-04-19 2021-08-06 华虹半导体(无锡)有限公司 半导体器件及其制造方法
CN113224147B (zh) * 2021-04-19 2022-06-07 华虹半导体(无锡)有限公司 半导体器件及其制造方法
CN113327886A (zh) * 2021-05-28 2021-08-31 上海华力微电子有限公司 避免层间介质填充过程中形成缝隙的方法
CN115799161A (zh) * 2023-01-09 2023-03-14 广州粤芯半导体技术有限公司 半导体结构及其制备方法

Similar Documents

Publication Publication Date Title
CN108389831A (zh) 层间介质层的填充方法
KR100413905B1 (ko) 반도체 칩 및 그의 제조 프로세스
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
CN106876319A (zh) 存储元件的制造方法
CN103871856A (zh) 金属栅极的形成方法
CN108666263A (zh) 接触孔的制造方法
CN209045527U (zh) 浅沟槽隔离结构
CN107093577A (zh) 接触孔的制造方法
CN104576510B (zh) 自对准接触孔刻蚀方法
CN109950203A (zh) 半导体器件的集成制造方法
US7573116B2 (en) Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device
CN108389897A (zh) 栅极侧墙及其形成方法
CN102856178A (zh) 金属栅极和mos晶体管的形成方法
CN101859725B (zh) 一种通过改善浅沟槽绝缘结构的边缘形成晶片的方法
CN108417527A (zh) 自对准接触孔的形成方法
CN101740386B (zh) 闪存存储器的制作方法
CN101740521B (zh) 一种闪存存储器的制作方法
CN104701174B (zh) 用于优化中压沟槽栅mos加工工艺的方法
CN104733377B (zh) 实现沟槽场效应晶体管源极接触槽自对准结构的方法
KR100503748B1 (ko) 반도체 소자의 측벽 형성 방법
KR20070016741A (ko) 반도체 소자의 보더리스 컨택 구조체 및 이의 형성방법
KR101088810B1 (ko) 벌브형 리세스 게이트의 형성방법
CN100520596C (zh) 一种在cob-dram制造中提高sac刻蚀制程容许度的方法
KR100744673B1 (ko) 반도체 소자의 스토리지노드홀 제조 방법
KR100743998B1 (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180810

RJ01 Rejection of invention patent application after publication