KR20080054698A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 소자 분리 영역에 트렌치가 형성되는 반도체 기판이 제공되는 단계, 상기 트렌치 측벽에 제1 절연막으로 스페이서를 형성하는 단계, 상기 트렌치가 채워지도록 상기 스페이서를 포함한 전체 구조 상부에 제2 절연막을 형성하는 단계, 상기 반도체 기판에 어닐 공정을 실시하는 단계, 및 소자 분리막이 형성되도록 상기 제2 절연막을 평탄화하는 단계를 포함함으로써, 슬로프(slope)를 낮추는 스페이서의 프로파일 변형을 통해 보이드(void) 및 심(seam) 발생을 줄임에 따라 트렌치 내 절연막의 매립 특성을 향상시키고 후속한 어닐 공정을 통해 보이드 및 심 발생 없이 소자 분리막을 형성할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
소자 분리막, 스페이서, 슬로프(slope), HARP, 갭 필, 보이드, 심(seam)
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 터널 절연막
120 : 전하 저장막 130 : 하드 마스크 패턴
135 : 트렌치 140 : 제1 절연막
140a : 스페이서 150 : 제2 절연막
150a : 소자 분리막
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 슬로프를 낮추는 스페이서의 프로파일 변형을 통해 트렌치 내 절연막의 매립 특성을 향상시키고 후속한 어닐 공정을 통해 보이드(void) 및 심(seam) 발생 없이 소자 분리막을 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자의 액티브(active) 영역 분리를 위한 아이솔레이션(Isolation) 형성 공정 방법으로는 자기 정렬 STI(Self-Align Shallow Trench Isolation; SA-STI) 방법이 이용되고 있다. SA-STI 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막 및 하드 마스크막을 적층한 후 감광막 패턴을 식각 마스크로 하여 하드 마스크막을 식각하고, 이후 패터닝된 하드 마스크막을 이용하여 플로팅 게이트용 도전막, 터널 절연막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 방법이다.
최근에는 반도체 소자가 고집적화됨에 따라 디자인 룰(design rule)의 감소로 인하여 액티브의 임계치수(Critical Dimension; CD)뿐만 아니라 액티브 영역을 분리하기 위한 액티브(active)와 액티브 사이의 아이솔레이션 영역의 CD 역시 줄어 들고 있다. 반면에, 트렌치 깊이(depth)는 증가함에 따라 종횡비(Aspect Ratio)가 커져 아이솔레이션 영역을 갭 필 하기 위한 고밀도플라즈마(High Density Plasma; HDP) 방식이나 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법 또는 상압화학기상증착(Atomosphere Pressure CVD; APCVD) 방법으로는 트렌치 갭 필이 잘 되지 않아 보이드(void) 및 심(seam)을 발생시키고, 이로 인해 소자의 아이솔레이션 특성이 저하되어 셀과 셀 사이의 누설 전류(cell to cell leakage current)를 발생시켜 소자의 신뢰성을 저하시킨다.
이러한 문제점을 해결하기 위하여 STI 절연막 형성 방법에 진보된 평탄화 중 간유전체층(Advanced Planarizing interlayer-dielectric; APL) 또는 진보된 평탄화층(Advanced Planarization Layer; APL) 방법을 도입하였으나, 유동성이 뛰어나 매립 특성은 뛰어나지만 막의 밀도가 낮아 후속한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 제어가 어렵고 소자 특성이 저하되는 문제점이 있다.
본 발명은 슬로프를 낮추는 스페이서의 프로파일 변형을 통해 트렌치 내 절연막의 매립 특성을 향상시키고 후속한 어닐 공정을 통해 보이드(void) 및 심(seam) 발생 없이 소자 분리막을 형성할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 소자 분리 영역에 트렌치가 형성되는 반도체 기판이 제공되는 단계, 상기 트렌치 측벽에 제1 절연막으로 스페이서를 형성하는 단계, 상기 트렌치가 채워지도록 상기 스페이서를 포함한 전체 구조 상부에 제2 절연막을 형성하는 단계, 상기 반도체 기판에 어닐 공정을 실시하는 단계, 및 소자 분리막이 형성되도록 상기 제2 절연막을 평탄화하는 단계를 포함한다.
상기에서, 제1 절연막은 LPTEOS, 03-TEOS 및 LPNIT 중에서 선택되는 어느 하나로 형성된다. LPTEOS막 및 LPNIT막 각각은 300 내지 500mTorr 압력하에서 온도를 500 내지 1000℃로 하여 실시하는 LPCVD 방법으로 형성된다. O3-TEOS막은 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3를 반응 소스로 사용하는 HARP-CVD 방법으로 형성된다. O3-TEOS막은 500 내지 700Torr 압력하에서 온도를 500 내지 600℃로 하여 실시하는 HARP-CVD 방법으로 형성된다. 제1 절연막은 100 내지 200Å의 두께로 형성된다.
스페이서는 5 내지 50sccm의 CF4 가스와 20 내지 100sccm의 CHF3 가스를 반응 가스로 하고, 30 내지 80mTorr의 압력하에서 소스 파워를 500 내지 1000W로 하여 실시하는 스페이서 식각 방법으로 형성된다. 스페이서는 80 내지 87°의 슬로프를 갖도록 형성된다.
스페이서는 상기 터널 절연막, 전하 저장막 및 하드 마스크막 패턴의 측벽까지 형성된다.
제2 절연막은 O3-TEOS 또는 HTO로 형성된다. O3-TEOS막은 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3를 반응 소스로 사용하는 HARP-CVD 방법으로 형성된다. O3-TEOS막은 500 내지 700Torr 압력하에서 온도를 500 내지 600℃로 하여 실시하는 HARP-CVD 방법으로 형성된다. 제2 절연막은 1000 내지 8000Å의 두 께로 형성된다.
어닐 공정은 스팀 분위기에서 온도를 600 내지 900℃로 하여 30 내지 120분 동안 실시하거나, 질소(N2) 가스 분위기에서 온도를 700 내지 900℃로 하여 30 내지 120분 동안 실시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
우선, 도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(110), 플로팅 게이트(folating gate)용 전하 저장막(120) 및 하드 마스크막(Hard Mask Layer; 130)을 순차적으로 적층하여 형성한다. 여기서, 터널 절연막(110)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
플로팅 게이트를 형성하기 위한 전하 저장막(120)은 폴리실리콘막(poly silicon layer), 금속막, 폴리실리콘막과 금속막의 적층막 또는 질화막으로 형성할 수 있다. 바람직하게, 전하 저장막(120)은 폴리실리콘막으로 형성하며, 이 경우 화학기상증착(Chemical Vapor Deposition; CVD), 예컨대 저압화학기상증착(Low Pressure CVD; LPCVD) 방법으로 형성한다.
하드 마스크막(130)은 버퍼 산화막(Buffer Oxide layer) 및 질화막의 적층구조로 형성할 수 있다. 바람직하게, 하드 마스크막(130)은 버퍼 산화막(132), 연마정지막(134), 산화막(136) 및 반사방지막(Anti Reflective Coating Layer; ARC, 138)을 순차적으로 적층하여 형성한다. 버퍼 산화막(132)은 전하 저장막(120)의 스트레스를 완화시키기 위하여 형성하며, 실리콘 산화막(SiO2)으로 형성할 수 있다. 버퍼 산화막(130)은 산화 공정 또는 CVD 방법으로 형성할 수 있다. 연마정지막(134)은 후속한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 연마 종료 시점을 알려주는 스탑퍼(stopper)로서, CVD 방법, 예컨대 LPCVD 방법을 이용하여 실리콘 질화막(SixNy)으로 형성할 수 있다. 산화막(136)은 CVD 방법을 이용하여 실리콘 산화막(SiO2)으로 형성할 수 있다. 반사방지막(138)은 감광막(photo resist layer)을 이용한 사진 공정(Photolithography) 시 반사 방지를 위해 실리콘 산화질화막(SiON)으로 형성할 수 있으며, CVD 방법으로 형성할 수 있다.
감광막 패턴(미도시)을 식각 마스크로 하여 하드 마스크막(130), 전하 저장막(120), 터널 절연막(110) 및 반도체 기판(100)의 소정 영역을 식각하여 반도체 기판(100)의 소자 분리 영역에 트렌치(135)를 형성한다. 이렇게, 트렌치(135)는 반도체 기판(100)에 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 실시하 여 형성하는 것이 바람직하다. 이후, 감광막 패턴 및 하드 마스크막 패턴(130)의 산화막(136) 상부에 형성된 반사방지막(138)을 제거한다.
도 1b를 참조하면, 트렌치(135)의 일부가 채워지도록 트렌치(135)를 포함한 전체 구조의 표면에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 LPTEOS(Low Pressure Tetra Ethyl Ortho Slicate), O3-TEOS 또는 LPNIT(Low Pressure Nitride)로 형성하며, 100 내지 200Å의 두께로 형성한다.
LPTEOS막 및 LPNIT막은 LPCVD 방법으로 형성하며, 300 내지 500mTorr의 압력하에서 온도를 500 내지 1000℃로 하여 실시한다. 한편, O3-TEOS막은 HARP(High Aspect Ratio Process) 장비를 이용한 HARP-CVD 방법으로 형성하며, 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3을 반응 소스로 사용하고, 300 내지 500mTorr의 압력하에서 온도를 500 내지 1000℃로 하여 실시한다.
한편, 제1 절연막(140) 증착 전에는 트렌치(135) 형성 시 식각 공정으로부터 발생한 손상(damage)을 치유하기 위하여 측벽 산화(Wall Oxidation) 공정을 더 실시할 수 있다.
도 1c를 참조하면, 제1 절연막(140)을 식각하여 스페이서(140a)를 형성한다. 스페이서(140a)는 수평부에 증착된 절연막만을 선택적으로 제거하여 수직부에 증착된 절연막을 잔류시키는 스페이서 식각 방법으로 식각하여 80 내지 87°의 슬로프(slope)를 갖도록 형성한다. 스페이서(140a)는 슬로프(slope)가 과도하게 누울 경우 전하 저장막(120)의 손실이 발생될 수 있고, 87°이상으로 커질 경우 갭 필(gap fill)이 어려워지므로 80 내지 87°의 슬로프(slope)를 갖도록 형성한다.
스페이서 식각 방법은 5 내지 50sccm의 CF4 가스와 20 내지 100sccm의 CHF3 가스를 반응 가스로 하고, 30 내지 80mTorr의 압력하에서 소스 파워(Source Power)를 500 내지 1000W로 하여 실시한다.
이렇게, 스페이서(140a)는 80 내지 87°의 슬로프를 갖도록 형성함으로써 슬로프에 의존하는 매립 특성을 갖는 절연막의 매립 특성을 향상시켜 후속 형성되는 소자 분리막 형성을 위한 갭 필을 효율적으로 실시할 수 있다.
더욱이, 스페이서(140a)에 의해 트렌치(135) 상부의 소자 분리 영역이 넓어짐에 따라 소자 분리막 형성을 위한 후속 절연막 증착 시 절연막이 표면을 따라 균일한 두께로 증착할 경우 보이드(void) 및 심(seam) 발생을 줄일 수 있다.
도 1d를 참조하면, 80 내지 87°의 슬로프를 갖는 스페이서(140a) 상부에 트렌치(135)가 채워지도록 제2 절연막(150)을 형성한다. 제2 절연막(150)은 표면을 따라 균일한 두께로 증착되는 것이 중요하므로 HARP-CVD 방법을 이용하여 단차피복성(step coverage)이 우수하고 트렌치(135) 내 슬로프에 의존하는 매립 특성을 갖는 O3-TEOS 또는 HTO로 형성한다.
여기서, O3-TEOS막은 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3를 반응 소스로 사용하고, 500 내지 700Torr의 압력 및 500 내지 600℃의 온도하에서 1000 내지 8000Å의 두께로 형성한다.
한편, 제2 절연막(150) 증착 시 표면을 따라 균일한 두께로 절연막이 증착되 더라도 작은 보이드 및 심이 잔존하여 후속한 유전체막 증착 전 세정 공정 시 심을 타고 케미컬(Chemical)이 침투되는 V형 넥킹(V-Shape necking) 현상이 발생된다. 따라서, 제2 절연막(150) 내 보이드나 심은 제거하면서 막을 치밀화시키기 위하여 제2 절연막(150) 증착 후 어닐(anneal) 공정을 실시한다.
어닐 공정은 스팀(steam) 분위기에서 온도를 600 내지 900℃로 하여 30 내지 120분 동안 실시하거나, 질소(N2) 가스 분위기에서 온도를 700 내지 900℃로 하여 30분 내지 120분 동안 실시한다.
도 1e를 참조하면, 제2 절연막(150)을 하드 마스크막 패턴(130)의 연마정지막(134)이 노출되는 시점까지 평탄화한다. 이로써, 소자 분리 영역에 소자 분리막(150a)이 형성되며, 소자 분리막(150a)은 보이드 및 심이 발생되지 않아 셀과 셀 사이의 누설 전류 및 V형 넥킹(V-Shape necking) 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
도면으로 도시하지는 않았지만, 이후, 하드 마스크막 패턴(130)의 연마정지막(134) 및 버퍼 산화막(132)을 제거한다. 또한, 소자 분리막(150a)을 형성한 후에는 소자 분리막(150a) 및 스페이서(140a)를 전하 저장막(120)의 외벽 일부를 노출시키도록 리세스(recess)시켜 유효 필드 산화막 두께(Effective Field Oxide Height; EFH)를 조절할 수 있다.
그 다음, 소자 분리막(150a) 및 전하 저장막(120)을 포함하는 전체 구조 상부에 유전체막(미도시) 및 컨트롤 게이트용 도전막(미도시)을 순차적으로 형성한 다. 유전체막은 산화막-질화막-산화막(Oxide-Nitride-Oxide)의 적층 구조로 형성할 수 있다. 유전체막은 CVD 방법, 예컨대 LPCVD 방법에 의해 형성할 수 있다. 컨트롤 게이트용 도전막은 CVD 또는 PVD 방법을 이용하여 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 바람직하게, 하부 기판과의 표면 접착성이 우수한 폴리실리콘막으로 형성한다.
이후, 통상적인 공정으로 컨트롤 게이트용 도전막, 유전체막, 전하 저장막(120)을 순차적으로 패터닝한다. 이로써, 전하 저장막(120)으로 이루어진 플로팅 게이트와, 도전막으로 이루어지는 컨트롤 게이트가 형성된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 스페이서의 슬로프를 낮추어 트렌치 내 슬로프 특성에 대해 매립 의존성을 갖는 절연막의 매립 특성을 향상시키고, 후속 어닐 공정을 실시하여 보이드 및 심이 발생되지 않는 소자 분리막을 형성할 수 있고, 이를 통해 셀과 셀 사이의 누설 전류 및 유전체막 증착 전 세정 시 V형 넥킹(V-Shape necking) 현상을 방지할 수 있다.
Claims (20)
- 소자 분리 영역에 트렌치가 형성되는 반도체 기판이 제공되는 단계;상기 트렌치 측벽에 제1 절연막으로 스페이서를 형성하는 단계;상기 트렌치가 채워지도록 상기 스페이서를 포함한 전체 구조 상부에 제2 절연막을 형성하는 단계;상기 반도체 기판에 어닐 공정을 실시하는 단계; 및소자 분리막이 형성되도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판은 활성 영역 상에 터널 절연막, 전하 저장막 및 하드 마스크막 패턴이 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막은 LPTEOS, 03-TEOS 및 LPNIT 중에서 선택되는 어느 하나로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 LPTEOS막 및 LPNIT막 각각은 300 내지 500mTorr 압력하에서 온도를 500 내지 1000℃로 하여 실시하는 LPCVD 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 O3-TEOS막은 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3를 반응 소스로 사용하는 HARP-CVD 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 O3-TEOS막은 500 내지 700Torr 압력하에서 온도를 500 내지 600℃로 하여 실시하는 HARP-CVD 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막은 100 내지 200Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 5 내지 50sccm의 CF4 가스와 20 내지 100sccm의 CHF3 가스를 반응 가스로 하고, 30 내지 80mTorr의 압력하에서 소스 파워를 500 내지 1000W로 하여 실시하는 스페이서 식각 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 80 내지 87°의 슬로프를 갖도록 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막은 O3-TEOS 또는 HTO로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 O3-TEOS막은 분당 1000 내지 3000mg의 TEOS와 5000 내지 20000sccm의 O3를 반응 소스로 사용하는 HARP-CVD 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 O3-TEOS막은 500 내지 700Torr 압력하에서 온도를 500 내지 600℃로 하 여 실시하는 HARP-CVD 방법으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막은 1000 내지 8000Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 어닐 공정은 스팀 분위기에서 온도를 600 내지 900℃로 하여 30 내지 120분 동안 실시하거나, 질소(N2) 가스 분위기에서 온도를 700 내지 900℃로 하여 30 내지 120분 동안 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서는 상기 터널 절연막, 전하 저장막 및 하드 마스크막 패턴의 측벽까지 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 전하 저장막은 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막 및 질화막 중에서 선택되는 어느 하나로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리막을 형성하는 단계 이후에 하드 마스크막 패턴을 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리막을 형성하는 단계 이후에 전하 저장막의 외벽 일부가 노출되도록 상기 소자 분리막을 리세스시키는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리막을 형성하는 단계 이후에 상기 소자 분리막 및 전하 저장막을 포함하는 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막을 형성하는 단계 이전에 측벽 산화 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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|---|---|---|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101055388B1 (ko) * | 2008-07-17 | 2011-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20170063351A (ko) * | 2015-11-30 | 2017-06-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 제조 방법 |
| KR101879049B1 (ko) * | 2015-11-30 | 2018-07-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 제조 방법 |
| US10269814B2 (en) | 2015-11-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
| US10811423B2 (en) | 2015-11-30 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Method of fabricating semiconductor structure |
| CN108389831A (zh) * | 2018-02-02 | 2018-08-10 | 上海华虹宏力半导体制造有限公司 | 层间介质层的填充方法 |
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