CN113224147B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括：覆盖在源漏区以及栅极结构表面的第一富硅氧化物层，在第一富硅氧化物层的表面形成有接触刻蚀停止层。层间膜形成于接触刻蚀停止层的表面并将栅极结构之间的间隔区域完全填充。层间膜采用HDP氧化膜。第一富硅氧化物层由多层富硅氧化物子层叠加而成，各层富硅氧化物子层分开沉积使得各上下相邻的所述富硅氧化物子层之间存在界面层，通过调节界面层的层数来防止层间膜的形成工艺中的等离子体电荷穿过从而保护栅介质层。本发明还公开了一种半导体器件的制造方法。本发明能防止层间膜的等离子体电荷扩散到栅介质层中，从而能提高栅介质层的击穿电压。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件。本发明还涉及一种半导体器件的制造方法。
背景技术
如图1所示，是现有半导体器件的结构示意图；现有半导体器件包括：
形成于半导体衬底101表面的栅极结构，所述栅极结构依次叠加的栅介质层102和栅极导电材料层103。
通常，所述半导体衬底101包括硅衬底。所述栅介质层102的材料采用二氧化硅。所述栅极导电材料层103为多晶硅栅。在其他实施例中也能为：所述栅介质层102的材料采用高介电常数材料，所述栅极导电材料层103为金属栅。
在所述栅极结构两侧的所述半导体衬底101中形成有源区104和漏区105。
富硅氧化物层106覆盖在所述源区104和所述漏区105的表面以及所述栅极结构的顶部表面和侧面。
在所述富硅氧化物层106的表面形成有接触刻蚀停止层107。
所述接触刻蚀停止层107的材料采用氮化硅。
层间膜108形成于所述接触刻蚀停止层107的表面，所述层间膜108将所述栅极结构之间的间隔区域完全填充。
所述层间膜108采用高密度等离子体(HDP)氧化膜。
在所述源区104、所述漏区105和所述栅极导电材料层103的顶部都形成有穿过所述层间膜108、所述富硅氧化物层和所述接触刻蚀停止层107的接触孔(未显示)。所述接触刻蚀停止层107作为所述接触孔的开口刻蚀时的停止层，即刻蚀所述层间膜108时停止在所述接触刻蚀停止层107上。
在所述层间膜108的形成工艺即HPD化学气相沉积(CVD)工艺中，会采用高密度等离子体，等离子体电荷容易进入到所述栅介质层102中从而对所述栅介质层102的击穿电压产生不利影响即降低击穿电压。
图1中，通过设置富硅氧化物层106来防止等离子体电荷容易进入到所述栅介质层102中，从而对所述栅介质层102产生保护，即富硅氧化物层106中多余的硅键能等离子体电荷相结合，从而实现对等离子体电荷的阻挡。现有方法中，主要是通过增加富硅氧化物层106的厚度或者提高富硅氧化物层106的硅含量来提高对所述栅介质层102产生保护，但是富硅氧化物层106的厚度或者提高富硅氧化物层106的硅含量增加到一定值之后，对所述栅介质层102产生保护能力改善有限即所述栅介质层102的击穿电压无法再提升。
发明内容
本发明所要解决的技术问题是提供一种半导体器件，能防止层间膜的等离子体电荷扩散到栅介质层中，从而能提高栅介质层的击穿电压。为此，本发明还提供一种半导体器件的制造方法。
为解决上述技术问题，本发明提供的半导体器件包括：
形成于半导体衬底表面的栅极结构，所述栅极结构依次叠加的栅介质层和栅极导电材料层。
在所述栅极结构两侧的所述半导体衬底中形成有源区和漏区。
第一富硅氧化物层覆盖在所述源区和所述漏区的表面以及所述栅极结构的顶部表面和侧面。
在所述第一富硅氧化物层的表面形成有接触刻蚀停止层。
层间膜形成于所述接触刻蚀停止层的表面，所述层间膜将所述栅极结构之间的间隔区域完全填充。
所述层间膜采用HDP氧化膜。
所述第一富硅氧化物层由多层富硅氧化物子层叠加而成，各层所述富硅氧化物子层分开沉积使得各上下相邻的所述富硅氧化物子层之间存在界面层，通过调节所述界面层的层数来防止所述层间膜的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层并从而保护所述栅介质层，提高所述栅介质层的击穿电压。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述栅介质层的材料包括二氧化硅或高介电常数材料。
进一步的改进是，所述栅极导电材料层为多晶硅栅或者为金属栅。
进一步的改进是，所述第一富硅氧化物层的厚度设置为目标值，所述界面层的层数根据保护所述栅介质层的需要设置，所述界面层的层数越多，对所述栅介质层的保护能力越强，各所述富硅氧化物子层的厚度越薄。
进一步的改进是，各所述富硅氧化物子层的硅氧比值相同或者不同。
进一步的改进是，所述接触刻蚀停止层的材料采用氮化硅。
进一步的改进是，在所述源区、所述漏区和所述栅极导电材料层的顶部都形成有穿过所述层间膜、所述富硅氧化物层和所述接触刻蚀停止层的接触孔。
为解决上述技术问题，本发明提供的半导体器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成有栅极结构，所述栅极结构依次叠加的栅介质层和栅极导电材料层；在所述栅极结构两侧的所述半导体衬底中形成有源区和漏区。
形成第一富硅氧化物层，所述第一富硅氧化物层覆盖在所述源区和所述漏区的表面以及所述栅极结构的顶部表面和侧面。
所述第一富硅氧化物层由多个分开的沉积步骤形成，各沉积步骤形成一层富硅氧化物子层，由多层所述富硅氧化物子层叠加形成所述第一富硅氧化物层。
各上下相邻的所述富硅氧化物子层之间存在界面层，通过调节所述界面层的层数来防止后续层间膜的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层并从而保护所述栅介质层，提高所述栅介质层的击穿电压。
步骤二、在所述第一富硅氧化物层的表面形成接触刻蚀停止层。
步骤三、采用HDP CVD工艺沉积形成由HDP氧化膜组成的层间膜；所述层间膜形成于所述接触刻蚀停止层的表面，所述层间膜将所述栅极结构之间的间隔区域完全填充。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述栅介质层的材料包括二氧化硅或高介电常数材料。
进一步的改进是，所述栅极导电材料层为多晶硅栅或者为金属栅。
进一步的改进是，步骤一中，所述第一富硅氧化物层的厚度设置为目标值，所述界面层的层数根据保护所述栅介质层的需要设置，所述界面层的层数越多，对所述栅介质层的保护能力越强，各所述富硅氧化物子层的厚度越薄。
进一步的改进是，各所述富硅氧化物子层对应的沉积工艺相同或者不同，各所述富硅氧化物子层的硅氧比值相同或者不同。
进一步的改进是，所述接触刻蚀停止层的材料采用氮化硅。
进一步的改进是，还包括：
步骤四、在所述源区、所述漏区和所述栅极导电材料层的顶部分别形成穿过所述层间膜、所述富硅氧化物层和所述接触刻蚀停止层的接触孔。
本发明对覆盖在栅极结构的侧面和顶部表面以及源区和漏区表面的第一富硅氧化物层进行了分层设置，将第一富硅氧化物层分成多层富硅氧化物子层，利用富硅氧化物子层之间的界面层来实现对层间膜的形成工艺中的等离子体电荷阻挡，即防止层间膜的形成工艺中的等离子体电荷穿过第一富硅氧化物层并从而保护所述栅介质层，最后提高栅介质层的击穿电压，从而提高器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有半导体器件的结构示意图；
图2是本发明实施例半导体器件的结构示意图；
图3是本发明实施例半导体器件中第一富硅氧化物层的结构放大示意图；
图4是本发明实施例半导体器件栅介质层击穿电压和现有半导体器件栅介质层击穿电压的比较图。
具体实施方式
如图2所示，是本发明实施例半导体器件的结构示意图；本发明实施例半导体器件包括：
形成于半导体衬底1表面的栅极结构，所述栅极结构依次叠加的栅介质层2和栅极导电材料层3。
本发明实施例中，所述半导体衬底1包括硅衬底。所述栅介质层2的材料采用二氧化硅。所述栅极导电材料层3为多晶硅栅。在其他实施例中也能为：所述栅介质层2的材料采用高介电常数材料，所述栅极导电材料层3为金属栅。
在所述栅极结构两侧的所述半导体衬底1中形成有源区4和漏区5。所述源区4和所述漏区5能采用对称结构，图2中显示了所述源区4和所述漏区5对称且自对准设置在所述栅极结构两侧。在其他实施例中也能为：所述源区4和所述漏区5能采用非对称结构，例如能在所述漏区5中设置漂移区，以提高器件的耐压能力。
第一富硅氧化物层6覆盖在所述源区4和所述漏区5的表面以及所述栅极结构的顶部表面和侧面。
在所述第一富硅氧化物层6的表面形成有接触刻蚀停止层7。
所述接触刻蚀停止层7的材料采用氮化硅。
层间膜8形成于所述接触刻蚀停止层7的表面，所述层间膜8将所述栅极结构之间的间隔区域完全填充。
所述层间膜8采用HDP氧化膜。
在所述源区4、所述漏区5和所述栅极导电材料层3的顶部都形成有穿过所述层间膜8、所述富硅氧化物层和所述接触刻蚀停止层7的接触孔(未显示)。所述接触刻蚀停止层7作为所述接触孔的开口刻蚀时的停止层，即刻蚀所述层间膜8时停止在所述接触刻蚀停止层7上。
如图3所示，是本发明实施例半导体器件中第一富硅氧化物层6的结构放大示意图；所述第一富硅氧化物层6由多层富硅氧化物子层6a叠加而成，各层所述富硅氧化物子层6a分开沉积使得各上下相邻的所述富硅氧化物子层6a之间存在界面层6b，通过调节所述界面层6b的层数来防止所述层间膜8的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层6并从而保护所述栅介质层2，提高所述栅介质层2的击穿电压。
所述第一富硅氧化物层6的厚度设置为目标值，所述界面层6b的层数根据保护所述栅介质层2的需要设置，所述界面层6b的层数越多，对所述栅介质层2的保护能力越强，各所述富硅氧化物子层6a的厚度越薄。
各所述富硅氧化物子层6a的硅氧比值相同或者不同。
本发明实施例对覆盖在栅极结构的侧面和顶部表面以及源区4和漏区5表面的第一富硅氧化物层6进行了分层设置，将第一富硅氧化物层6分成多层富硅氧化物子层6a，利用富硅氧化物子层6a之间的界面层6b来实现对层间膜8的形成工艺中的等离子体电荷阻挡，即防止层间膜8的形成工艺中的等离子体电荷穿过第一富硅氧化物层6并从而保护所述栅介质层2，最后提高栅介质层2的击穿电压，从而提高器件的性能。
和现有方法中通过单纯增加富硅氧化物层的厚度或硅含量相比，本发明实施例方法通过增加界面层来提高对等离子体电荷的阻挡，能进一步提高对等离子体电荷的阻挡效果，而现有方法对等离子体电荷的阻挡效果的提高有限，达到极限后无法在改善。
如图4所示，是本发明实施例半导体器件栅介质层击穿电压和现有半导体器件栅介质层击穿电压的比较图，虚线AA左侧对应于现有半导体器件栅介质层击穿电压的多个测试值，虚线AA右侧对应于本发明实施例半导体器件栅介质层击穿电压的多个测试值，可以看出，现有半导体器件栅介质层击穿电压的平均值如虚线BB所示，本发明实施例半导体器件栅介质层击穿电压的平均值如虚线CC所示，本发明实施例半导体器件栅介质层击穿电压更大。
本发明实施例半导体器件的制造方法包括如下步骤：
步骤一、提供半导体衬底1，在所述半导体衬底1表面形成有栅极结构，所述栅极结构依次叠加的栅介质层2和栅极导电材料层3；在所述栅极结构两侧的所述半导体衬底1中形成有源区4和漏区5。
本发明实施例方法中，所述半导体衬底1包括硅衬底。所述栅介质层2的材料采用二氧化硅。所述栅极导电材料层3为多晶硅栅。在其他实施例中也能为：所述栅介质层2的材料采用高介电常数材料，所述栅极导电材料层3为金属栅。
在所述栅极结构两侧的所述半导体衬底1中形成有源区4和漏区5。所述源区4和所述漏区5能采用对称结构，图2中显示了所述源区4和所述漏区5对称且自对准设置在所述栅极结构两侧。在其他实施例中也能为：所述源区4和所述漏区5能采用非对称结构，例如能在所述漏区5中设置漂移区，以提高器件的耐压能力。
形成第一富硅氧化物层6，所述第一富硅氧化物层6覆盖在所述源区4和所述漏区5的表面以及所述栅极结构的顶部表面和侧面。
如图3所示，所述第一富硅氧化物层6由多个分开的沉积步骤形成，各沉积步骤形成一层富硅氧化物子层6a，由多层所述富硅氧化物子层6a叠加形成所述第一富硅氧化物层6。
各上下相邻的所述富硅氧化物子层6a之间存在界面层6b，通过调节所述界面层6b的层数来防止后续层间膜8的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层6并从而保护所述栅介质层2，提高所述栅介质层2的击穿电压。
本发明实施例方法中，所述第一富硅氧化物层6的厚度设置为目标值，所述界面层6b的层数根据保护所述栅介质层2的需要设置，所述界面层6b的层数越多，对所述栅介质层2的保护能力越强，各所述富硅氧化物子层6a的厚度越薄。
各所述富硅氧化物子层6a对应的沉积工艺相同或者不同，各所述富硅氧化物子层6a的硅氧比值相同或者不同。
步骤二、在所述第一富硅氧化物层6的表面形成接触刻蚀停止层7。
本发明实施例方法中，所述接触刻蚀停止层7的材料采用氮化硅。
步骤三、采用HDP CVD工艺沉积形成由HDP氧化膜组成的层间膜8；所述层间膜8形成于所述接触刻蚀停止层7的表面，所述层间膜8将所述栅极结构之间的间隔区域完全填充。
还包括：
步骤四、在所述源区4、所述漏区5和所述栅极导电材料层3的顶部分别形成穿过所述层间膜8、所述富硅氧化物层和所述接触刻蚀停止层7的接触孔(未显示)。
所述接触孔的形成工艺包括进行刻蚀形成所述接触孔的开口，之后再在所述接触孔的开口中填充金属形成所述接触孔。所述接触刻蚀停止层7作为所述接触孔的开口刻蚀时的停止层，即刻蚀所述层间膜8时停止在所述接触刻蚀停止层7上。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种半导体器件，其特征在于，包括：
形成于半导体衬底表面的栅极结构，所述栅极结构依次叠加的栅介质层和栅极导电材料层；
在所述栅极结构两侧的所述半导体衬底中形成有源区和漏区；
第一富硅氧化物层覆盖在所述源区和所述漏区的表面以及所述栅极结构的顶部表面和侧面；
在所述第一富硅氧化物层的表面形成有接触刻蚀停止层；
层间膜形成于所述接触刻蚀停止层的表面，所述层间膜将所述栅极结构之间的间隔区域完全填充；
所述层间膜采用HDP氧化膜；
所述第一富硅氧化物层由多层富硅氧化物子层叠加而成，各层所述富硅氧化物子层分开沉积使得各上下相邻的所述富硅氧化物子层之间存在界面层，通过调节所述界面层的层数来防止所述层间膜的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层并从而保护所述栅介质层，提高所述栅介质层的击穿电压。
2.如权利要求1所述的半导体器件，其特征在于：所述半导体衬底包括硅衬底。
3.如权利要求2所述的半导体器件，其特征在于：所述栅介质层的材料包括二氧化硅或高介电常数材料。
4.如权利要求3所述的半导体器件，其特征在于：所述栅极导电材料层为多晶硅栅或者为金属栅。
5.如权利要求1所述的半导体器件，其特征在于：所述第一富硅氧化物层的厚度设置为目标值，所述界面层的层数根据保护所述栅介质层的需要设置，所述界面层的层数越多，对所述栅介质层的保护能力越强，各所述富硅氧化物子层的厚度越薄。
6.如权利要求5所述的半导体器件，其特征在于：各所述富硅氧化物子层的硅氧比值相同或者不同。
7.如权利要求1所述的半导体器件，其特征在于：所述接触刻蚀停止层的材料采用氮化硅。
8.如权利要求1所述的半导体器件，其特征在于：在所述源区、所述漏区和所述栅极导电材料层的顶部都形成有穿过所述层间膜、所述富硅氧化物层和所述接触刻蚀停止层的接触孔。
9.一种半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成有栅极结构，所述栅极结构依次叠加的栅介质层和栅极导电材料层；在所述栅极结构两侧的所述半导体衬底中形成有源区和漏区；
形成第一富硅氧化物层，所述第一富硅氧化物层覆盖在所述源区和所述漏区的表面以及所述栅极结构的顶部表面和侧面；
所述第一富硅氧化物层由多个分开的沉积步骤形成，各沉积步骤形成一层富硅氧化物子层，由多层所述富硅氧化物子层叠加形成所述第一富硅氧化物层；
各上下相邻的所述富硅氧化物子层之间存在界面层，通过调节所述界面层的层数来防止后续层间膜的形成工艺中的等离子体电荷穿过所述第一富硅氧化物层并从而保护所述栅介质层，提高所述栅介质层的击穿电压；
步骤二、在所述第一富硅氧化物层的表面形成接触刻蚀停止层；
步骤三、采用HDP CVD工艺沉积形成由HDP氧化膜组成的层间膜；所述层间膜形成于所述接触刻蚀停止层的表面，所述层间膜将所述栅极结构之间的间隔区域完全填充。
10.如权利要求9所述的半导体器件的制造方法，其特征在于：所述半导体衬底包括硅衬底。
11.如权利要求10所述的半导体器件的制造方法，其特征在于：所述栅介质层的材料包括二氧化硅或高介电常数材料。
12.如权利要求11所述的半导体器件的制造方法，其特征在于：所述栅极导电材料层为多晶硅栅或者为金属栅。
13.如权利要求9所述的半导体器件的制造方法，其特征在于：步骤一中，所述第一富硅氧化物层的厚度设置为目标值，所述界面层的层数根据保护所述栅介质层的需要设置，所述界面层的层数越多，对所述栅介质层的保护能力越强，各所述富硅氧化物子层的厚度越薄。
14.如权利要求13所述的半导体器件的制造方法，其特征在于：各所述富硅氧化物子层对应的沉积工艺相同或者不同，各所述富硅氧化物子层的硅氧比值相同或者不同。
15.如权利要求9所述的半导体器件的制造方法，其特征在于：所述接触刻蚀停止层的材料采用氮化硅。
16.如权利要求9所述的半导体器件的制造方法，其特征在于：还包括：
步骤四、在所述源区、所述漏区和所述栅极导电材料层的顶部分别形成穿过所述层间膜、所述富硅氧化物层和所述接触刻蚀停止层的接触孔。
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| WO2017079928A1 (zh) * | 2015-11-11 | 2017-05-18 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
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