KR20090093101A - 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 - Google Patents

반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법

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KR20090093101A
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Abstract

본 발명은 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법에 관한 것으로서, 본 발명의 반도체 소자의 수직 채널 트랜지스터는, 복수개의 반도체 기둥을 갖는 기판; 상기 반도체 기둥을 둘러싸는 금속 게이트 전극; 상기 반도체 기둥과 상기 금속 게이트 전극 사이에 개재되는 게이트 절연막; 상기 게이트 절연막과 상기 금속 게이트 전극 사이에 개재되는 베리어 금속막; 및 상기 금속 게이트 전극을 상호 연결시키는 워드라인을 포함하고, 상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법은, 서라운딩 게이트 전극으로 낮은 저항을 갖는 금속막을 이용하되, 게이트 절연막과 서라운딩 게이트 전극 사이에 베리어(barrier) 금속막을 개재시킴으로써, 게이트 절연막의 특성 열화 없이 워드라인의 저항을 크게 감소시킬 수 있다.

Description

반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법{VERTICAL CHANNEL TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도를 증가시키기 위한 기술로서 수직 채널 트랜지스터에 대한 연구가 활발하게 진행되고 있다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 나타내는 평면도 및 이 평면도의 A-A´ 단면도이다. 특히, 본 도면의 평면도는 A-A´ 단면도를 점선 높이에서 자른 평면을 나타낸 것이다.
도1을 참조하면, 반도체 기판(11) 상에는 기판 물질로 이루어지면서 반도체 기판(11)으로부터 수직으로 돌출되는 복수개의 반도체 기둥(pillar, P)이 구비된다. 이 반도체 기둥(P)은 도면에 도시된 바와 같이 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 여기서, 활성 영역으로서의 반도체 기둥(P)은 자신의 상부 및 하부에 각각 배치되는 소스/드레인 영역(S/D)과, 이 소스/드레인 영역(S/D) 사이에 배치되는 채널 영역(C)을 포함한다.
반도체 기둥(P)의 외주면에는 반도체 기둥(P) 특히, 채널 영역(C)을 둘러싸는 서라운딩(surrounding) 게이트 전극(13)이 구비된다. 여기서, 서라운딩 게이트 전극(13)과 반도체 기둥(P) 사이에는 게이트 절연막(12)이 개재된다.
서라운딩 게이트 전극(13)의 측면에는 서라운딩 게이트 전극(13)을 전기적으로 연결시키면서 제1 방향으로 연장되는 다마신(damascene) 워드라인(14)이 구비된다.
여기서, 설명되지 않은 도면 부호 15 및 16은 각각 층간 절연막을 나타낸다.
즉, 상기의 수직 채널 트랜지스터 구조에서 워드라인은 서라운딩 게이트 전극(13) 및 다마신 워드라인(14)으로 구성된다. 이때, 다마신 워드라인(14)의 폭이 반도체 기둥(P)을 둘러싸는 서라운딩 게이트 전극(13)에 의하여 제한되는 수직 채널 트랜지스터 구조의 특성상, 워드라인의 저항은 특히 서라운딩 게이트 전극(13)에 의하여 결정된다.
그런데, 서라운딩 게이트 전극(13) 및 다마신 워드라인(14)은 일반적으로 폴리실리콘으로 이루어지기 때문에, 워드라인의 저항이 크게 증가하는 문제점이 초래되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 서라운딩 게이트 전극으로 낮은 저항을 갖는 금속막을 이용하되, 게이트 절연막과 서라운딩 게이트 전극 사이에 베리어(barrier) 금속막을 개재시킴으로써, 게이트 절연막의 특성 열화 없이 워드라인의 저항을 크게 감소시킬 수 있는 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 수직 채널 트랜지스터는, 복수개의 반도체 기둥을 갖는 기판; 상기 반도체 기둥을 둘러싸는 금속 게이트 전극; 상기 반도체 기둥과 상기 금속 게이트 전극 사이에 개재되는 게이트 절연막; 상기 게이트 절연막과 상기 금속 게이트 전극 사이에 개재되는 베리어 금속막; 및 상기 금속 게이트 전극을 상호 연결시키는 워드라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 기판 상에 복수개의 반도체 기둥을 형성하는 단계; 상기 반도체 기둥을 포함하는 기판 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 반도체 기둥을 둘러싸면서 사이에 베리어 금속막이 개재된 금속 게이트 전극을 형성하는 단계; 및 상기 금속 게이트 전극을 상호 연결시키는 워드라인을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법은, 서라운딩 게이트 전극으로 낮은 저항을 갖는 금속막을 이용하되, 게이트 절연막과 서라운딩 게이트 전극 사이에 베리어(barrier) 금속막을 개재시킴으로써, 게이트 절연막의 특성 열화 없이 워드라인의 저항을 크게 감소시킬 수 있다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 나타내는 평면도 및 이 평면도의 A-A´ 단면도.
도2은 본 발명의 일실시예에 따른 수직 채널 트랜지스터 구조를 나타내는 평면도 및 이 평면도의 A-A´ 단면도.
도3은 종래 기술에 따른 워드라인의 저항과 본 발명의 일실시예에 따른 워드라인의 저항을 나타내는 그래프.
도4는 TaN 베리어 금속막의 유/무에 따른 게이트 절연막의 I-V 특성을 나타내는 그래프.
도5a 내지 도5j는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 베리어 금속막 24 : 서라운딩 게이트 전극
25 : 접착막 26 : 다마신 워드라인
27,28 : 층간 절연막
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2은 본 발명의 일실시예에 따른 수직 채널 트랜지스터 구조를 나타내는 평면도 및 이 평면도의 A-A´ 단면도이다. 특히, 본 도면의 평면도는 A-A´ 단면도를 점선 높이에서 자른 평면을 나타낸 것이다.
도2에 도시된 바와 같이, 반도체 기판(21) 상에는 기판 물질로 이루어지면서 반도체 기판(21)으로부터 수직으로 돌출되는 복수개의 반도체 기둥(P)이 구비된다. 이 반도체 기둥(P)은 도면에 도시된 바와 같이 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 여기서, 활성 영역으로서의 반도체 기둥(P)은 자신의 상부 및 하부에 각각 배치되는 소스/드레인 영역(S/D)과, 이 소스/드레인 영역(S/D) 사이에 배치되는 채널 영역(C)을 포함한다.
반도체 기둥(P)의 외주면에는 반도체 기둥(P) 특히, 채널 영역(C)을 둘러싸는 서라운딩 게이트 전극(24)이 구비되고, 서라운딩 게이트 전극(24)과 반도체 기둥(P) 사이에는 게이트 절연막(22)이 개재된다. 이때, 서라운딩 게이트 전극(24)은낮은 저항을 갖는 금속막으로 이루어지는 것이 바람직하다. 특히, 이 금속막으로 TiN, Al, Cu 또는 이들의 합금 중 어느 하나를 이용하는 것이 바람직하다.
서라운딩 게이트 전극(24) 형성을 위한 이들 금속막의 증착은 스텝 커버리지 특성이 우수한 방식, 예를 들어, 순차적 가스 공급 증착 (SFD : Sequential Flow Deposition) 방식 또는 원자층 증착(ALD : Atomic Layer Deposition) 방식을 이용할 것이 요구된다. 이는 수직 채널 트랜지스터의 구조적 특성 때문으로, 보다 구체적으로는 반도체 기둥(P)이 반도체 기판(21)으로부터 수직으로 돌출되어 있을 뿐 아니라 그 일부가 소정 폭으로 리세스(recess)되어 있고, 서라운딩 게이트 전극(24)은 실질적으로 이 리세스에 매립되는 형상을 갖기 때문이다. 그러나, 이러한 SFD 또는 ALD 방식을 이용한 금속막의 증착 과정에서 게이트 절연막(22) 특성이 열화되는 문제점이 발생하기 때문에, 이를 방지하기 위하여 서라운딩 게이트 전극(24)과 게이트 절연막(22) 사이에 베리어 금속막(23)이 개재되어야 한다(이하, 도4에서 더욱 상세히 설명하기로 함). 베리어 금속막(23)은 TaN 또는 TaCN으로 이루어지는 것이 바람직하다.
서라운딩 게이트 전극(24)의 측면에는 서라운딩 게이트 전극(24)을 전기적으로 연결시키면서 제1 방향으로 연장되는 다마신 워드라인(26)이 구비된다. 이때, 다마신 워드라인(26)은 낮은 저항을 갖는 금속막으로 이루어지는 것이 바람직하며, 특히 크랙(crack) 없이 두꺼운 증착이 가능한 W막으로 이루어지는 것이 더욱 바람직하다. 단, 다마신 워드라인(26)의 양측 및 하부에는 층간 절연막(27)이 구비되어 있는데 상기의 W막은 절연막에의 접착 특성이 나쁘기 때문에, 층간 절연막(27)과 접하는 다마신 워드라인(26)의 측면 및 하부에 접착막(25)을 개재시키는 것이 바람직하다. 접착막(25)은 TiN으로 이루어지는 것이 더욱 바람직하다.
여기서, 설명되지 않은 도면 부호 28은 다마신 워드라인(26) 공정 후 형성되는 층간 절연막을 나타낸다.
도3은 종래 기술에 따른 워드라인의 저항과 본 발명의 일실시예에 따른 워드라인의 저항을 나타내는 그래프이다. 특히, 본 도면에서는 서라운딩 게이트 전극으로 금속막 중 TiN를 사용한 경우가 예시되고 있다.
도3을 참조하면, 종래 기술과 같이 서라운딩 게이트 전극으로 폴리실리콘을 이용하는 경우에 비하여 본 발명의 일실시예에서와 같이 서라운딩 게이트 전극으ㄹ로 TiN를 이용하는 경우 워드라인 저항이 약 1/5~1/10 수준으로 크게 낮아지는 것을 알 수 있다. 특히, 디자인 룰(design rule)의 감소에 따라 워드라인 저항의 차이가 더욱 증가하므로 서라운딩 게이트 전극으로 TiN막을 사용하는 것에 대한 이점이 더욱 커질 것임이 예상된다.
단, 서라운딩 게이트 전극으로 TiN막 등의 금속막을 사용하는 경우, 그 증착 과정의 특성상 게이트 절연막의 특성을 열화시키기 때문에 TaN막 등과 같은 베리어 금속막을 함께 사용하여야 하는 것은 전술한 바와 같다.
도4는 베리어 금속막의 유/무에 따른 게이트 절연막의 I-V 특성을 나타내는 그래프이다. 특히, 본 도면에서는 베리어 금속막으로 TaN를 사용한 경우가 예시되고 있다.
도4의 (a)를 참조하면, 게이트 절연막 상에 바로 서라운딩 게이트 전극으로 사용되는 TiN막을 증착하는 경우, 게이트 누설 전류가 크게 증가하는 것을 알 수 있다. 이는, TiN막이 스텝 커버리지 특성 확보를 위하여 순차적 가스 공급 증착 방식 또는 원자층 증착 방식을 이용하여 형성되기 때문이다. 보다 구체적으로는 TiN막 증착 과정에서 사용되는 TiCl4 반응 가스에 의하여 TiN막에 함유되는 Cl 불순물이 게이트 절연막에 도달하여 영향을 주기 때문이다. 이러한 현상은 TiN막 외에 다른 금속막을 증착하는 경우에도 마찬가지로 발생할 수 있다.
반면, 도4의 (b)를 참조하면, 게이트 절연막 상에 베리어 금속막으로서 TaN막을 50Å 정도 형성한 후 서라운딩 게이트 전극으로 사용되는 TiN막을 200Å 정도 증착하는 경우, 게이트 누설 전류가 (a)의 경우에 비하여 크게 감소하는 것을 알 수 있다. 이는 TiN막에 함유되는 Cl 불순물이 베리어 금속막에 의하여 게이트 절연막에 도달하지 못하기 때문이다.
결과적으로, 서라운딩 게이트 전극으로 저항이 낮은 금속막(예를 들어, TiN막)을 이용하되, 스텝 커버리지 특성 확보를 위하여 순차적 가스 공급 증착 방식 또는 원자층 증착 방식을 이용하여 금속막을 형성하는 경우, 불순물의 침투를 방지하는 작용을 하는 베리어 금속막(예를 들어, TaN막)을 서라운딩 게이트 전극과 게이트 절연막 사이에 개재시킴으로써 게이트 절연막의 특성 열화를 방지할 수 있다.
도5a 내지 도5j는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하는 공정 단면도이다. 본 도면은 도2의 평면도를 A-A´ 방향에 따라 절단한 단면을 기준으로 하여 도시한 것이다.
도5a에 도시된 바와 같이, 반도체 기판(51) 상에 반도체 기둥 형성을 위한 하드마스크 패턴(52)을 형성한다. 하드마스크 패턴(52)은 제1 방향 및 제2 방향으로 복수개 배열되며, 산화막(52a) 및 질화막(52b)의 적층 구조로 이루어지는 것이 바람직하다.
이어서, 하드마스크 패턴(52)을 식각 베리어로 반도체 기판(51)을 소정 깊이 식각하여 반도체 기둥의 상부를 형성한 후, 이 반도체 기둥 상부 및 하드마스크 패턴(52)의 측벽에 질화막으로 이루어지는 스페이서(53)를 형성한다.
이어서, 하드마스크 패턴(52) 및 스페이서(53)를 식각 베리어로 드러나는 반도체 기판(51)을 더 깊이 식각하여 반도체 기둥의 상부 아래에 연장되는 반도체 기둥의 하부를 형성한다.
도5b에 도시된 바와 같이, 하드마스크 패턴(52) 및 스페이서(53)에 의하여 드러나는 반도체 기판(51)을 등방성 식각하여 반도체 기둥의 하부를 소정 폭 정도 리세스시킨다. 본 도면의 공정 결과, 원하는 형상의 반도체 기둥(P)이 형성된다. 여기서, 활성 영역으로서의 반도체 기둥(P)은 자신의 상부 및 하부에 각각 배치되는 소스/드레인 영역(S/D)과, 이 소스/드레인 영역(S/D) 사이에 배치되는 채널 영역(C)을 포함한다.
이어서, 하드마스크 패턴(52) 및 스페이서(53)에 의하여 드러나는 반도체 기판(51)의 표면에 게이트 절연막(54)을 형성한다.
도5c에 도시된 바와 같이, 게이트 절연막(54)이 형성된 결과물의 전면에 베리어 금속막(55)을 형성한다. 이때, 베리어 금속막(55)은 TaN 또는 TaCN으로 이루어지는 것이 바람직하며, 그 두께는 30~100Å이 됨이 바람직하다.
이어서, 베리어 금속막(55)의 전면에 서라운딩 게이트 전극용 금속막(56)을 형성한다. 이때, 서라운딩 게이트 전극용 금속막(56)은 TiN, Al, Cu 또는 이들의 합금 중 어느 하나로 이루어지는 것이 바람직하다. 전술한 바와 같이, 서라운딩 게이트 전극용 금속막(56)은 스텝 커버리지 특성 확보를 위하여 순차적 가스 공급 증착 방식 또는 원자층 증착 방식을 이용하여 형성되는 것이 바람직하며, 그 두께는 50~300Å이 됨이 바람직하다.
도5d에 도시된 바와 같이, 게이트 절연막(54)이 드러날 때까지 서라운딩 게이트 전극용 금속막(56) 및 베리어 금속막(55)을 전면 건식 식각하여 반도체 기둥(P)의 채널 영역(C)을 둘러싸게 한다. 이와 같이, 반도체 기둥(P)의 채널 영역(C)을 둘러싸는 서라운딩 게이트 전극용 금속막(56)을 이하, 금속 서라운딩 게이트 전극(56a)이라 한다.
도5e에 도시된 바와 같이, 금속 서라운딩 게이트 전극(56a)을 포함하는 결과물의 전면에 금속 서라운딩 게이트 전극(56a)을 보호하기 위한 캡핑막(57)을 증착한다. 이때, 캡핑막(57)은 질화막으로 이루어지며, 50~70Å의 두께를 갖는 것이 바람직하다.
이어서, 캡핑막(57)을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(58)을 증착한다. 제1 층간 절연막(58)은 산화막으로 이루어지는 것이 바람직하다.
도5f에 도시된 바와 같이, 제1 층간 절연막(58) 상에 소자분리 트렌치 형성을 위한 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 제1 층간 절연막(58), 캡핑막(57) 및 반도체 기판(51)을 소정 깊이 식각하여 제2 방향으로 배열되는 반도체 기둥(P)의 열들 사이의 반도체 기판(51) 내에 제2 방향으로 연장되는 소자분리 트렌치(t1)를 형성한다. 이때, 소자분리 트렌치(t1)의 깊이는 1000~2000Å이 되는 것이 바람직하다.
도5g에 도시된 바와 같이, 소자분리 트렌치(t1)에 의하여 드러나는 반도체 기판(51)의 표면을 산화시켜 20~50Å 정도의 산화막(59)을 형성한 후, 상기 소자분리 트렌치(t1) 형성 과정에서 식각되는 부분을 매립하는 제2 층간 절연막(60)을 형성한다.
도5h에 도시된 바와 같이, 제1 층간 절연막(58) 및 제2 층간 절연막(60) 상에 워드라인 트렌치 형성을 위한 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 금속 서라운딩 게이트 전극(56a)의 최상부로부터 소정 정도 하향된 위치까지 제1 층간 절연막(58) 및 제2 층간 절연막(60)을 식각하여 제거하고, 그에 따라 드러나는 캡핑막(57)을 제거하여 금속 서라운딩 게이트 전극(56a)의 측면을 노출시키면서 제1 방향으로 연장되는 워드라인 트렌치(t2)를 형성한다.
도5i에 도시된 바와 같이, 노출되는 금속 서라운딩 게이트 전극(56a)을 포함하는 결과물의 전면에 후속 워드라인과 절연막(예를 들어, 제1 및 제2 층간 절연막(58, 60) 등)과의 접착도를 높이기 위한 접착막(61)을 형성한다. 이 접착막(61)은 TiN막으로 이루어지는 것이 바람직하다.
이어서, 접착막(61)이 형성된 결과물의 전체 구조 상에 워드라인 트렌치(t2)를 충분히 매립하는 두께로 워드라인용 도전막(62)을 형성한다. 이때, 워드라인용 도전막(62)은 W막으로 이루어지는 것이 바람직하다.
도5j에 도시된 바와 같이, 금속 서라운딩 게이트 전극(56a)의 최상부 지점까지 접착막(61) 및 워드라인용 도전막(62)을 식각하여 금속 서라운딩 게이트 전극(56a)을 전기적으로 연결시키면서 제1 방향으로 연장되는 다마신 워드라인(62a)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (22)

  1. 복수개의 반도체 기둥을 갖는 기판;
    상기 반도체 기둥을 둘러싸는 금속 게이트 전극;
    상기 반도체 기둥과 상기 금속 게이트 전극 사이에 개재되는 게이트 절연막;
    상기 게이트 절연막과 상기 금속 게이트 전극 사이에 개재되는 베리어 금속막; 및
    상기 금속 게이트 전극을 상호 연결시키는 워드라인
    을 포함하는 반도체 소자의 수직 채널 트랜지스터.
  2. 제1항에 있어서,
    상기 베리어 금속막은,
    TaN 또는 TaCN으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  3. 제1항에 있어서,
    상기 금속 게이트 전극은,
    TiN, Al, Cu 또는 이들의 합금 중 어느 하나의 물질로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  4. 제1항에 있어서,
    상기 베리어 금속막은 TaN으로 이루어지고, 상기 금속 게이트 전극은 TiN으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  5. 제1항에 있어서,
    상기 워드라인은, 금속으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  6. 제5항에 있어서,
    상기 워드라인은, W으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  7. 제1항 또는 제6항에 있어서,
    상기 워드라인의 측면 및 하부에 위치하는 절연막과의 접착을 위하여 상기 워드라인의 하부 및 측면에 개재되는 접착막
    을 더 포함하는 반도체 소자의 수직 채널 트랜지스터.
  8. 제7항에 있어서,
    상기 접착막은, TiN로 이루어지는
    반도체 소자의 수직 채널 트랜지스터.
  9. 제1항에 있어서,
    상기 베리어 금속막은,
    30~100Å의 두께를 갖는
    반도체 소자의 수직 채널 트랜지스터.
  10. 기판 상에 복수개의 반도체 기둥을 형성하는 단계;
    상기 반도체 기둥을 포함하는 기판 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 반도체 기둥을 둘러싸면서 사이에 베리어 금속막이 개재된 금속 게이트 전극을 형성하는 단계; 및
    상기 금속 게이트 전극을 상호 연결시키는 워드라인을 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  11. 제10항에 있어서,
    상기 반도체 기둥 형성 단계는,
    상기 반도체 기둥의 채널 영역에 대응하는 부분이 소정 폭 리세스되도록 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  12. 제11항에 있어서,
    상기 베리어 금속막이 개재된 금속 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막을 포함하는 결과물의 전면에 상기 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막을 포함하는 결과물의 전면에 게이트 전극용 금속막을 형성하는 단계; 및
    상기 게이트 절연막이 드러날 때까지 상기 베리어 금속막 및 상기 게이트 전극용 금속막에 대해 전면 건식 식각을 수행하여 상기 리세스된 부분을 둘러싸게 하는 단계를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  13. 제12항에 있어서,
    상기 게이트 전극용 금속막 형성 단계는,
    순차적 가스 공급 증착 방식 또는 원자층 증착 방식을 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  14. 제10항에 있어서,
    상기 베리어 금속막은,
    TaN 또는 TaCN으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  15. 제10항에 있어서,
    상기 금속 게이트 전극은,
    TiN, Al, Cu 또는 이들의 합금 중 어느 하나의 물질로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  16. 제10항에 있어서,
    상기 베리어 금속막은 TaN으로 이루어지고, 상기 금속 게이트 전극은 TiN으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  17. 제10항에 있어서,
    상기 워드라인 형성 단계는,
    상기 금속 게이트 전극을 포함하는 결과물의 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 금속 게이트 전극의 최상부로부터 소정 정도 하향된 위치까지 상기 층간 절연막을 선택적으로 식각하여 상기 금속 게이트 전극의 측면을 노출시키는 워드라인 트렌치를 형성하는 단계; 및
    상기 워드라인 트렌치 일부에 워드라인용 도전막을 매립시키는 단계를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  18. 제10항에 있어서,
    상기 워드라인용 도전막은, 금속으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  19. 제18항에 있어서,
    상기 워드라인용 도전막은, W으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  20. 제17항에 있어서,
    상기 워드라인용 도전막 매립 단계 전에,
    상기 워드라인 트렌치를 포함하는 결과물의 전면에 접착막을 형성하는 단계를 더 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  21. 제20항에 있어서,
    상기 접착막은, TiN로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  22. 제17항에 있어서,
    상기 층간 절연막 형성 단계 전에,
    상기 금속 게이트 전극을 포함하는 결과물의 전면에 캡핑막을 형성하는 단계를 더 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
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