TWI821859B - 包括硬遮罩結構的半導體裝置 - Google Patents

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TWI821859B
TWI821859B TW111101244A TW111101244A TWI821859B TW I821859 B TWI821859 B TW I821859B TW 111101244 A TW111101244 A TW 111101244A TW 111101244 A TW111101244 A TW 111101244A TW I821859 B TWI821859 B TW I821859B
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Abstract

提供一種半導體裝置。所述半導體裝置,包含:晶圓;蝕刻停止層,在所述晶圓上;下部模製層,在所述蝕刻停止層上;中間支撐層,在所述下部模製層上;上部模製層,在所述中間支撐層上;上部支撐層,在所述上部模製層上;以及硬遮罩結構,在所述上部支撐層上,其中所述硬遮罩結構包含在所述上部支撐層上的第一硬遮罩層以及在所述第一硬遮罩層上的第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包含第一有機層,所述第一有機層包含含有C、H、O及N的旋塗硬遮罩,且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包含第二有機層,所述第二有機層包含含有C、H及O的旋塗硬遮罩。

Description

包括硬遮罩結構的半導體裝置
[相關申請的交叉引用]
本申請基於2021年4月23日在韓國智慧財產局提交的韓國專利申請第10-2021-0053266號並主張此申請的優先權,所述申請的揭露內容以全文引用的方式併入本文中。
本發明構思是關於一種半導體裝置,更具體而言,是關於一種包含硬遮罩結構的半導體裝置。
硬遮罩可通過化學氣相沉積(chemical vapor deposition,CVD)形成。然而,通過化學氣相沉積形成的顆粒可引起缺陷。替代地或附加地,因為化學氣相沉積製程是在真空狀態下執行,所以使用/需要獨立的設備。代替先前通過化學氣相沉積製程形成的硬遮罩,已經提出了通過旋塗形成的硬遮罩。通過旋塗形成的硬遮罩被稱為旋塗硬(spin-on hard,SOH)遮罩。
本發明構思提供一種包含具有高蝕刻選擇性的硬遮罩結構的半導體裝置,其能夠防止或降低由於熱應力而導致的斷裂/破壞的可能性。替代地或附加地,本發明構思還提供了一種包含硬遮罩結構的半導體裝置,所述硬遮罩結構幫助有機副產物的氣體從硬遮罩逸出,從而降低由氣體引起的應力。
根據本發明構思的一些示例實施例,提供了一種半導體裝置,包含:晶圓;蝕刻停止層,在所述晶圓上;下部模製層,在所述蝕刻停止層上;中間支撐層,在所述下部模製層上;上部模製層,在所述中間支撐層上;上部支撐層,在所述上部模製層上;以及硬遮罩結構,在所述上部支撐層上,其中所述硬遮罩結構包含在所述上部支撐層上的第一硬遮罩層以及在所述第一硬遮罩層上的第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包含第一有機層,所述第一有機層包含含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(以下稱為SOH),且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包含第二有機層,所述第二有機層包含含有C、H及O的旋塗硬遮罩。
根據本發明構思的一些示例實施例,提供一種半導體裝置,包含:晶圓,包含非邊緣部分及圍繞所述非邊緣部分的邊緣部分;電容器結構,在所述晶圓的所述非邊緣部分上;以及支撐結構,在所述晶圓的所述邊緣部分上。所述支撐結構包含依序堆疊在所述晶圓的所述邊緣部分上的蝕刻停止層、下部模製層、中間支撐層、上部模製層、上部支撐層及硬遮罩結構,所述支撐結 構與所述電容器結構共用所述蝕刻停止層、所述中間支撐層及所述上部支撐層,所述硬遮罩結構包含依序堆疊在所述上部支撐層上的第一硬遮罩層及第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包含含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(SOH)層,且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包含含有C、H及O的旋塗硬遮罩層。
根據本發明構思的一些示例實施例,提供一種半導體裝置,包含:晶圓,包含非邊緣部分及圍繞所述非邊緣部分的邊緣部分;電容器結構,在所述晶圓的所述非邊緣部分上;以及支撐結構,在所述晶圓的所述邊緣部分上。所述電容器結構包含:蝕刻停止層、在豎直方向上與所述蝕刻停止層間隔開的中間支撐層、在所述豎直方向上與所述中間支撐層間隔開的上部支撐層、穿透所述蝕刻停止層、所述中間支撐層及所述上部支撐層的多個下部電極、在所述下部電極之上的介電層及在所述介電層上的上部電極,所述支撐結構與所述電容器結構共用所述蝕刻停止層、所述中間支撐層及所述上部支撐層且所述支撐結構更包含:在所述蝕刻停止層與所述中間支撐層之間的下部模製層、在所述中間支撐層與所述上部支撐層之間的上部模製層以及在所述上部支撐層上的硬遮罩結構,所述硬遮罩結構包含依序堆疊在所述上部支撐層上的第一硬遮罩層及第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包含含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(SOH)層,且所述第一硬遮罩層及所述第 二硬遮罩層中的另一者包含含有C、H及O的旋塗硬遮罩層。
100:半導體裝置
112:裝置隔離層
112T:裝置隔離溝槽
114A:第一源極/汲極區域
114B:第二源極/汲極區域
120:閘極結構
120T:閘極線溝槽
122:閘極絕緣層
124:閘極電極
126:閘極封蓋層
130:位元線結構
132:位元線接觸件
134:位元線
136:位元線封蓋層
138:位元線間隔件
142:第一絕緣層
144:第二絕緣層
146:第三絕緣層
150:電容器結構接觸件
152:著陸接墊
162:蝕刻停止層
180:介電層
181:下部電極
181H:下部電極孔
185:上部電極
192:中間支撐層
192H:第二孔
194:上部支撐層
194H:孔/第一孔
A1-A1'、A2-A2':線
AC:主動區域
CA:電容器結構
CH:半導體晶片
H1:第一硬遮罩層
H2:第二硬遮罩層
H3:第三硬遮罩層
H3-1:第一子層/子層
H3-2:第二子層/子層
H3-3:第三子層/子層
H3-4:第四子層/子層
H3a、H3b、H3c、H3d、H4a、H4b:表面
H4、H4i、H4j、H4k:第四硬遮罩層
H5:第五硬遮罩層
H6:第六硬遮罩層
HM、HMa、HMb、HMc、HMd、HMe、HMf、HMg、HMh、HMi、HMj、HMk、HMl:硬遮罩結構
LS:下部結構
MD1:下部模製層
MD2:上部模製層
PR1:光阻圖案
SS:支撐結構
TR:電晶體
W:晶圓
Wa:中心部分
Wb:邊緣部分
We:邊緣
X、Y、Z:方向
根據結合附圖進行的以下詳細描述將更清晰地理解本發明構思的一些示例實施例,其中:圖1是包含在根據本發明構思的一些示例實施例的半導體裝置中的晶圓的平面圖。
圖2是根據本發明構思的一些示例實施例的半導體裝置的剖面圖。
圖3是包含在根據本發明構思的一些示例實施例的半導體裝置中的上部支撐層及下部電極的平面圖。
圖4A至圖4L是包含在根據本發明構思的一些示例實施例的半導體裝置中的硬遮罩結構的剖面圖。
圖5是包含在硬遮罩結構中的有機材料的變形-應力圖。
圖6是包含在硬遮罩結構中的無機材料的含量-密度圖。
圖7A至圖7H是示出根據本發明構思的一些示例實施例製造半導體裝置的方法的剖面圖。
圖1是包含在根據本發明構思的一些示例實施例的半導體裝置中的晶圓W的平面圖。圖2是根據本發明構思的一些示例實施例的半導體裝置100的剖面圖。圖3是包含在根據本發明構思 的一些示例實施例的半導體裝置100中的上部支撐層194及下部電極181的平面圖。圖2對應於圖3的線A1-A1'及線A2-A2'。
參照圖1至圖3,晶圓W可包含諸如中間半徑部分/中心部分Wa的非邊緣部分及圍繞非邊緣部分的邊緣部分Wb。晶圓W的中心部分Wa中的矩形分別表示半導體晶粒/半導體晶片CH。半導體晶片CH可形成在晶圓W的中心部分Wa處。沒有半導體晶片CH或者沒有完全形成的半導體晶片CH可形成在晶圓W的邊緣部分Wb處。晶圓W的邊緣部分Wb可從晶圓W的中心部分Wa的輪廓延伸到晶圓W的邊緣We。
邊緣部分Wb可包含虛設圖案區域,其中僅形成半導體晶片CH的部分。邊緣部分Wb可包含圍繞晶圓W的外周邊的晶圓邊緣排除(wafer edge exclusion,WEE)區。
晶圓W上的半導體晶片CH的形狀及/或尺寸及/或數量不限於圖1。例如,半導體晶片CH的數量可大於或小於圖1所示的數量。半導體晶片CH可為矩形,例如正方形;然而,示例實施例不限於此。此外,晶圓可能有平坦部分,及/或晶圓可能有凹口部分(未示出);然而,示例實施例不限於此。晶圓W的直徑可為200mm,或者替代地可為300mm,或者替代地可為450mm;然而,示例實施例不限於此。
晶圓W可為摻雜或未摻雜的單晶;然而,示例實施例不限於此。晶圓W可包含半導體材料,例如IV族半導體材料、III-V族半導體材料及II-VI族半導體材料。IV族半導體材料可包含例 如矽(Si)、鍺(Ge)或矽鍺(SiGe)。III-V族半導體材料可包含例如砷化鎵(GaAs)、銦磷(InP)、鎵磷(GaP)、銦砷(InAs)、銦銻(InSb)或砷化銦鎵(InGaAs)。II-VI族半導體材料可包含例如碲化鋅(ZnTe)或硫化鎘(CdS)。
每個電晶體可位於晶圓W的中心部分Wa的主動區域AC中。多個主動區域AC可由裝置隔離層112限定或包圍。裝置隔離層112可包含填充裝置隔離溝槽112T的絕緣材料。例如,絕緣材料可包含氧化矽、氮化矽、氟矽酸鹽玻璃(fluoride silicate glass,FSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、硼磷矽酸鹽玻璃(boro-phospho-silicate glass,BPSG)、磷矽酸鹽玻璃(phospho-silicate glass,PSG)、可流動氧化物(flowable oxide,FOX)、電漿增強的原矽酸四乙酯(plasma enhanced tetra-ethyl-ortho-silicate,PE-TEOS)、東燃矽氮烷(tonen silazene,TOSZ)或其組合。絕緣材料可採用高密度電漿(high-density plasma,HDP)製程及/或旋塗介電質/旋塗玻璃(spin-on glass,SOG)製程形成;然而,示例實施例不限於此。主動區域AC可摻雜有諸如硼的P型雜質及/或諸如砷或磷中的至少一種的N型雜質。主動區域AC可摻雜有碳;然而,示例實施例不限於此。
多個閘極線溝槽120T可彼此平行地延伸。閘極線溝槽120T可在與第一水平方向(例如X方向)及第二水平方向(例如Y方向)對角的水平方向上延伸。閘極線溝槽120T可與主動區域AC及裝置隔離層112相交。閘極線溝槽120T的一部分可與主動 區域AC相交並且可從晶圓W的中心部分Wa的頂表面凹陷入晶圓W中。閘極線溝槽120T的另一部分可與裝置隔離層112相交並且可從裝置隔離層112的頂表面凹陷入裝置隔離層112中。閘極線溝槽120T的與裝置隔離層112相交的部分的底部可處於比閘極線溝槽120T的與主動區域AC相交的部分的底部低的水平高度處。
閘極結構120可設置在閘極線溝槽120T內部。閘極結構120可包含在閘極線溝槽120T上或圍繞閘極線溝槽120T或與閘極線溝槽120T共形的閘極絕緣層122、在閘極絕緣層122上的閘極電極124、以及在閘極電極124及閘極絕緣層122之上的閘極封蓋層126。
閘極絕緣層122可共形地形成在閘極線溝槽120T的內壁上。閘極絕緣層122可包含氧化矽、氮化矽、氮氧化矽、高k材料或其組合。高k材料是介電常數高於氧化矽的介電常數的材料,並且可包含例如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鋁鉿(HfAlO3)、氧化鉭(Ta2O3)、氧化鈦(TiO2)或其組合。閘極絕緣層122可採用諸如熱氧化製程及/或原位蒸汽產生(in-situ steam generation,ISSG)製程等製程形成;然而,示例實施例不限於此。
閘極電極124可形成為從閘極絕緣層122的底部填充閘極線溝槽120T至閘極線溝槽120T的一定高度。閘極電極124可包含在閘極絕緣層122上的功函數控制層及在功函數控制層上的埋 置金屬層。功函數控制層可包含金屬、金屬氮化物、金屬碳化物或其組合。功函數控制層可包含例如鈦(Ti)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、碳化鈦鋁(TiAlC)、碳氮化鈦鋁(TiAlCN)、碳氮化鈦矽(TiSiCN)、鉭(Ta)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)、碳氮化鉭矽(TaSiCN)或其組合。閘極電極124可採用諸如電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)製程的沉積製程形成;然而,示例實施例不限於此。
閘極電極124上的閘極封蓋層126可填充閘極線溝槽120T的剩餘部分。閘極封蓋層126可包含例如氧化矽、氮化矽、氮氧化矽或其組合。閘極封蓋層126可採用電漿增強化學氣相沉積製程形成;然而,示例實施例不限於此。
第一源極/汲極區域114A及第二源極/汲極區域114B可佈置在閘極結構120兩側的主動區域AC之上。第一源極/汲極區域114A及第二源極/汲極區域114B可摻雜或包含諸如磷或砷中的至少一種的N型雜質及/或諸如硼的P型雜質。第一源極/汲極區域114A及第二源極/汲極區域114B中的一個或兩個可包含諸如碳的雜質;然而,示例實施例不限於此。第一源極/汲極區域114A及第二源極/汲極區域114B可摻雜有導電類型與主動區域AC所摻雜的雜質的導電類型相反的雜質,或者摻雜較高濃度的雜質。
主動區域AC、第一源極/汲極區域114A、第二源極/汲極區域114B及閘極結構120可構成或對應於電晶體,例如用於動態隨機存取記憶體(dynamic random access memory,DRAM)裝置 的主動電晶體。可在晶圓W的中心部分Wa處形成多個電晶體。
下部結構LS可設置在晶圓W的中心部分Wa及邊緣部分Wb兩者上。下部結構LS在晶圓W的中心部分Wa上的部分可包含位元線結構130、電容器結構接觸件150、著陸接墊152以及第一至第三絕緣層142、144及146的部分。下部結構LS在晶圓W的邊緣部分Wb上的部分可包含第一至第三絕緣層142、144及146的部分。下部結構LS在晶圓W的邊緣部分Wb上的部分可不包含位元線結構130、電容器結構接觸件150及著陸接墊152中的一或多者。替代地或附加地,邊緣部分Wb可不包含或可僅包含閘極結構120的部分。替代地或附加地,邊緣部分Wb可不包含或可僅包含主動區域AC的部分。
位元線結構130可連接到第一源極/汲極區域114A。位元線結構130可包含位元線接觸件132、位元線134、位元線封蓋層136及位元線間隔件138。位元線結構130可在與第一水平方向(X方向)及第二水平方向(Y方向)對角的方向上延伸。位元線結構130可由一或多個化學氣相沉積製程形成,例如一或多個電漿增強化學氣相沉積製程;然而,示例實施例不限於此。
位元線接觸件132可連接到第一源極/汲極區域114A。位元線接觸件132可包含諸如摻雜多晶矽的多晶矽、金屬或金屬矽化物中的至少一者。位元線134可設置在位元線接觸件132上。位元線134可包含金屬。位元線134可包含第一導電圖案及在第一導電圖案上的第二導電圖案。第一導電圖案可包含摻雜多晶 矽,並且第二導電圖案可包含例如鎢(W)、鋁(Al)、銅(Cu)、鎳(Ni)或鈷(Co)中的至少一種。位元線封蓋層136可設置在位元線134上。位元線封蓋層136可包含氧化矽、氮化矽、氮氧化矽或其組合。位元線間隔件138可設置在位元線接觸件132、位元線134及位元線封蓋層136的側壁上。位元線間隔件138可包含氧化矽、氮化矽、氮氧化矽或其組合。
雖然圖2示出其中位元線接觸件132形成為位元線接觸件132的底表面與晶圓W的中心部分Wa的頂表面處於同一水平高度的示例,但在一些示例實施例中,位元線接觸件132的底表面可形成在比晶圓W的中心部分Wa的頂表面的水平高度低的水平高度處。
電容器結構接觸件150可連接到第二源極/汲極區域114B。電容器結構接觸件150可包含依序堆疊在第二源極/汲極區域114B上的下部接觸圖案、金屬矽化物層及上部接觸圖案,以及圍繞上部接觸圖案的側表面及底表面的障壁層。例如,下部接觸圖案可包含多晶矽,上部接觸圖案可包含金屬,並且障壁層可包含金屬氮化物。
著陸接墊152可設置在電容器結構接觸件150上。著陸接墊152可包含金屬、金屬氮化物或其組合。例如,金屬可包含釕(Ru)、Ti、Ta、鈮(Nb)、銥(Ir)、鉬(Mo)或W。金屬氮化物可包含例如TiN、TaN、氮化鈮(NbN)、氮化鉬(MoN)或氮化鎢(WN)中的至少一種。
第一至第三絕緣層142、144及146可依序堆疊在晶圓W的中心部分Wa及邊緣部分Wb上。位元線結構130及電容器結構接觸件150可穿透第一絕緣層142及第二絕緣層144。例如,第一絕緣層142及第二絕緣層144可圍繞位元線結構130及電容器結構接觸件150。著陸接墊152可穿透第三絕緣層146。換言之,第三絕緣層146可圍繞著陸接墊152。第一至第三絕緣層142、144及146可包含氧化矽、氮化矽、低k材料或其組合。
低k材料是指介電常數低於氧化矽的材料,且可包含例如可流動氧化物(flowable oxide,FOX)、東燃矽氮烷(tonen silazene,TOSZ)、未摻雜石英玻璃(undoped silica glass,USG)、硼矽玻璃(borosilica glass,BSG)、磷矽玻璃(phosphosilica glass,PSG)、硼磷矽玻璃(phosphosilica glass,BPSG)、電漿增強原矽酸乙酯(plasma enhanced tetra ethyl ortho silicate,PETEOS)、氟矽酸鹽玻璃(fluoride silicate glass,FSG)、碳摻雜氧化矽(carbon doped silicon oxideCDO)、乾凝膠、氣凝膠、無定形氟化碳、有機矽酸鹽玻璃(organo silicate glass,OSG)、聚對二甲苯、雙苯并環丁烯(bis-benzocyclobutenes,BCB)、SiLK、聚醯亞胺、多孔聚合物材料或其組合。
電容器結構CA可設置在下部結構LS在晶圓W的中心部分Wa上的部分上且可不存在於晶圓W的邊緣部分Wb上,及支撐結構SS可設置在下部結構LS在晶圓W的邊緣部分Wb上的部分上。電容器結構CA可包含蝕刻停止層162、中間支撐層192、 上部支撐層194、多個下部電極181、介電層180及上部電極185。支撐結構SS可包含蝕刻停止層162、下部模製層MD1、中間支撐層192、上部模製層MD2、上部支撐層194及硬遮罩結構HM。例如,電容器結構CA及支撐結構SS可共用蝕刻停止層162、中間支撐層192及上部支撐層194。在一些示例實施例中,電容器結構CA可更包含硬遮罩結構HM。例如,電容器結構CA及支撐結構SS可更共用硬遮罩結構HM。
蝕刻停止層162可設置在第三絕緣層146上。蝕刻停止層162可包含例如氮化硼矽(SiBN)。中間支撐層192可在豎直方向(Z方向)上與蝕刻停止層162間隔開。中間支撐層192可包含例如氮氧化矽(SiON)、SiBN、SiCN、氮化矽(SiN)或其組合。上部支撐層194可在豎直方向(Z方向)上與中間支撐層192間隔開。上部支撐層194可包含例如SiON、SiBN、SiCN、SiN或其組合。在形成電容器結構CA的製程中,中間支撐層192及上部支撐層194可接觸下部電極181並支撐下部電極181。儘管在圖2中示出上部支撐層194及中間支撐層192,但包含在電容器結構CA中的支撐層的數量可小於或大於2。
如圖3所示,上部支撐層194在晶圓W的中心部分Wa上的部分可包含具有特定圖案的多個孔194H。然而,上部支撐層194在晶圓W的邊緣部分Wb上的部分可不包含孔,及/或可不包含與晶圓W的中心部分Wa相同數量的每面積孔。類似地,中間支撐層192在晶圓W的邊緣部分Wb上的部分可包含具有特定圖案的 多個孔。然而,中間支撐層192在晶圓W的邊緣部分Wb上的部分可不包含孔,或者可不包含與晶圓W的中心部分Wa相同數量的每面積孔。儘管在圖3中示出具有橢圓形狀的孔194H,但孔194H的形狀、朝向及排列中的至少一者不限於此,並且孔194H可具有例如矩形、正方形、類菱形、類平行的形狀等
硬遮罩結構HM可設置在上部支撐層194上。稍後將參照圖4A至圖4L給出硬遮罩結構HM的詳細描述。在一些示例實施例中,氮化矽層、多晶矽層及氧化矽層可進一步位於上部支撐層194與硬遮罩結構HM之間。
下部電極181可位於著陸接墊152上並且可穿透蝕刻停止層162、中間支撐層192及上部支撐層194。在一些示例實施例中,下部電極181可進一步穿透硬遮罩結構HM。如圖3所示,在一些示例實施例中,下部電極181可二維地排列成類蜂窩形狀。下部電極181的頂表面可與硬遮罩結構HM的頂表面處於同一水平高度處。在一些示例實施例中,與圖2所示的不同,下部電極181的頂表面可與上部支撐層194的頂表面處於同一水平高度處。
下部電極181可包含金屬、金屬氮化物或其組合。例如,金屬可包含Ti、Ta、Ru、Nb、Ir、Mo、W、Ni或Co。金屬氮化物可包含例如TiN、氮化鈦矽(TiSiN)、TiAlN、TaN、氮化鉭矽(TaSiN)、NbN、MoN或WN。
介電層180可設置在下部電極181上。介電層180可更設置在蝕刻停止層162、中間支撐層192及上部支撐層194上。在一 些示例實施例中,介電層180可更延伸到硬遮罩結構HM上。在一些示例實施例中,介電層180可更延伸到下部模製層MD1的側表面及上部模製層MD2的側表面上。介電層180可包含高k材料。高k材料可包含例如HfO2、ZrO2、Al2O3、HfAlO3、Ta2O3、TiO2、氧化鈮(NbO2)或其組合。
上部電極185可設置在介電層180上。上部電極185可包含金屬、金屬氮化物或其組合。金屬可包含例如Ru、Ti、Ta、Nb、Ir、Mo或W。金屬氮化物可包含TiN、TaN、NbN、MoN或WN。
下部模製層MD1可設置在蝕刻停止層162與中間支撐層192之間。下部模製層MD1可包含氧化矽、BPSG或其組合。上部模製層MD2可在中間支撐層192與上部支撐層194之間。上部模製層MD2可包含氧化矽。在形成電容器結構CA的製程中,支撐結構SS可支撐中間支撐層192及上部支撐層194,從而支撐下部電極181。在一些實施例中,下部模製層MD1的側表面可不平行於上部模製層MD2的側表面。在一些實施例中,下部模製層MD1的頂表面的面積可小於下部模製層MD1的底表面的面積。在一些示例實施例中,上部模製層MD2的底表面可具有與上部模製層MD2的頂表面相同的尺寸。
儘管圖1至圖3繪示包含在中心部分Wa中的一些組件及包含在邊緣部分Wb中的一些組件,但示例實施例不限於參考圖1-3描述的那些組件。例如,邊緣部分Wb可包含中心部分Wa中所包含的組件及/或特徵的子集,例如中心部分Wa中所包含的組 件及/或特徵的僅一部分。此外,邊緣部分Wb可包含包括中心部分Wa的一些組件的第一部分,並且可包含包括中心部分Wa的一些其他組件及/或更多組件的第二部分。
圖4A至圖4L是包含在根據本發明構思的一些示例實施例的半導體裝置中的硬遮罩結構HMa至HMl的剖面圖。圖5是包含在硬遮罩結構中的有機材料的變形-應力圖。圖6是包含在硬遮罩結構中的無機材料的含量-密度圖。圖2中所示的硬遮罩結構HM可為圖4A至圖4L中所示的硬遮罩結構HMa至HMl中的任何一者。
參照圖4A及圖5,硬遮罩結構HMa可包含第一硬遮罩層H1及在第一硬遮罩層H1上的第二硬遮罩層H2。在一些示例實施例中,第一硬遮罩層H1可包含含有碳(C)、氫(H)及氧(O)的旋塗硬遮罩(SOH)層,並且第二硬遮罩層H2可包含含有C、H、O及氮(N)的旋塗硬遮罩層。
在一些示例實施例中,第一硬遮罩層H1可不包含氮。在一些示例實施例中,除了第一硬遮罩層H1不包含氮或包含微量的氮外,第一硬遮罩層H1可與第二硬遮罩層H2相同。
在含有C、H、O及N的旋塗硬遮罩層中,N的含量可為約1原子%至約5原子%。在含有C、H、O及N的旋塗硬遮罩層中,除C、H、O及N之外的元素的含量可小於約1原子%。在含有C、H及O的旋塗硬遮罩層中,除C、H及O之外的元素的含量可小於約1原子%。在一些示例實施例中,第一硬遮罩層H1的 厚度及第二硬遮罩層H2的厚度的和可為約50nm至約100nm。
如圖5中所示,含有C、H及O的旋塗硬遮罩層可為延性的,而含有C、H、O及N的旋塗硬遮罩層可為脆性的。替代地或另外地,含有C、H及O的旋塗硬遮罩層的韌度可大於含有C、H、O及N的旋塗硬遮罩層的韌度。
旋塗硬遮罩層的韌度可使用適當的分析技術來測量,例如但不限於塑性測量及/或劃痕黏附技術,並且可為基於應力及/或基於能量的;然而,示例實施例不限於此。旋塗硬遮罩層的韌度可測量旋塗硬遮罩層的彎曲、屈曲、壓痕、劃痕或拉伸應力中的至少一種;然而,示例實施例不限於此。
因此,由於將抗熱變形相對較強的含有C、H及O的旋塗硬遮罩層及抗熱變形相對較弱的含有C、H、O及N的旋塗硬遮罩層一起使用,因此,與僅使用含有C、H、O及N的旋塗硬遮罩層且未使用不含氮的旋塗硬遮罩的情況相比,可減少由硬遮罩結構HMa的熱變形引起的破壞。
替代地或另外地,含有C、H、O及N的旋塗硬遮罩層的蝕刻選擇性可高於含有C、H及O的旋塗硬遮罩層的蝕刻選擇性。因此,由於將具有相對較高蝕刻選擇性的含有C、H、O及N的旋塗硬遮罩層及具有相對較低蝕刻選擇性的含有C、H及O的旋塗硬遮罩層一起使用,可實現高於僅使用含有C、H及O的旋塗硬遮罩層的情況的蝕刻選擇性的蝕刻選擇性。
參照圖4B,硬遮罩結構HMb可包含第二硬遮罩層H2及 在第二硬遮罩層H2上的第一硬遮罩層H1。在一些示例實施例中,第一硬遮罩層H1可包含含有C、H及O的旋塗硬遮罩層並且可不包含氮或者可包含微量的氮,及第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層。
參照圖4C,硬遮罩結構HMc可包含交替堆疊的第一硬遮罩層H1及第二硬遮罩層H2。儘管圖4C示出硬遮罩結構HMc包含三個第一硬遮罩層H1及三個第二硬遮罩層H2,但硬遮罩結構HMc可包含少於或多於三個第一硬遮罩層H1及少於或多於三個第二硬遮罩層H2。
在一些示例實施例中,第一硬遮罩層H1可包含含有C、H及O的旋塗硬遮罩層且不包含氮,並且第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層。與圖4C所示的結構相反,第一硬遮罩層H1可包含含有C、H、O及N的旋塗硬遮罩層,並且第二硬遮罩層H2可包含含有C、H及O但不含有氮的旋塗硬遮罩層。在一些示例實施例中,所有第一硬遮罩層H1的合併厚度與所有第二硬遮罩層H2的合併厚度的和可為從大約50nm到大約100nm。
參照圖4D,硬遮罩結構HMd可包含第一硬遮罩層H1、在第一硬遮罩層H1上方的第二硬遮罩層H2、以及在第一硬遮罩層H1與第二硬遮罩層H2之間的第三硬遮罩層H3。第一硬遮罩層H1的厚度、第二硬遮罩層H2的厚度及第三硬遮罩層H3的厚度的和可為約50nm至約100nm。
第一硬遮罩層H1可包含含有C、H及O且不包含氮的旋塗硬遮罩層,並且第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層。
第三硬遮罩層H3可包含多個子層,例如,第一至第四子層H3-1至H3-4。第一子層H3-1可設置在第一硬遮罩層H1上並且可包含含有C、H、O及N的旋塗硬遮罩層。第二子層H3-2可設置在第一子層H3-1上並且可包含含有C、H、O及N的旋塗硬遮罩層。第三子層H3-3可設置在第二子層H3-2上並且可包含含有C、H、O及N的旋塗硬遮罩層。第四子層H3-4可設置在第三子層H3-3上並且可包含含有C、H、O及N的旋塗硬遮罩層。
第一至第四子層H3-1至H3-4中的N含量可在朝向第二硬遮罩層H2的方向(例如Z方向)上增加,例如以階梯式方式增加。例如,第二子層H3-2中的N含量可高於第一子層H3-1中的N含量,第三子層H3-3中的N含量可高於第二子層H3-2中N的含量,並且第四子層H3-4中的N含量可高於第三子層H3-3中的N含量。換言之,第一至第四子層H3-1至H3-4中的N含量可在朝向第一硬遮罩層H1的方向上減少。例如,第一子層H3-1中的N含量可低於第二子層H3-2中的N含量,第二子層H3-2中的N含量可低於第三子層H3-3中N含量,第三子層H3-3中的N含量可低於第四子層H3-4中的N含量。儘管圖4D繪示每個子層H3-1至H3-4中的氮含量增加相同的量,示例實施例不限於此。例如,子層中的氮含量可以非線性量增加。
參照圖4E,硬遮罩結構HMd可包含第一硬遮罩層H1、在第一硬遮罩層H1上方的第二硬遮罩層H2、以及在第一硬遮罩層H1與第二硬遮罩層H2之間的第三硬遮罩層H3。
第一硬遮罩層H1可包含含有C、H及O且不含氮的旋塗硬遮罩層,而第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層。
第三硬遮罩層H3可包含含有C、H、O及N的旋塗硬遮罩層,其中第三硬遮罩層H3中的N含量可變化。例如,第三硬遮罩層H3中N含量可從接觸第一硬遮罩層H1的表面H3a連續增加到接觸第二硬遮罩層H2的表面H3b。儘管圖4E示出第三硬遮罩層H3中N含量線性增加,但圖僅是示例,並且本發明構思不限於此。例如,第三硬遮罩層H3中N含量可非線性增加。
參照圖4F,硬遮罩結構HMf可包含第二硬遮罩層H2、在第二硬遮罩層H2上方的第一硬遮罩層H1、以及在第一硬遮罩層H1與第二硬遮罩層H2之間的第三硬遮罩層H3。
第一硬遮罩層H1可包含含有C、H及O且不含氮的旋塗硬遮罩層,且第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層。
第三硬遮罩層H3可包含多個子層,例如,第一至第四子層H3-1至H3-4。第四子層H3-4可設置在第一硬遮罩層H1上並且可包含含有C、H、O及N的旋塗硬遮罩層。第三子層H3-3可設置在第四子層H3-4上並且可包含含有C、H、O及N的旋塗硬 遮罩層。第二子層H3-2可設置在第三子層H3-3上並且可包含含有C、H、O及N的旋塗硬遮罩層。第一子層H3-1可設置在第二子層H3-2上並且可包含含有C、H、O及N的旋塗硬遮罩層。
第一至第四子層H3-1至H3-4中的N含量可在朝向第二硬遮罩層H2的方向上(例如在負Z方向上)增加。例如,第二子層H3-2中的N含量可高於第一子層H3-1中的N含量,第三子層H3-3中的N含量可高於第二子層H3-2中N的含量,並且第四子層H3-4中的N含量可高於第三子層H3-3中的N含量。換言之,第一至第四子層H3-1至H3-4中的N含量可在朝向第一硬遮罩層H1的方向上減少。換言之,第一子層H3-1中的N含量可低於第二子層H3-2中的N含量,第二子層H3-2中的N含量可低於第三子層H3-3中N含量,第三子層H3-3中的N含量可低於第四子層H3-4中的N含量。儘管圖4F繪示每個子層H3-1至H3-4中的氮含量增加相同的量,示例實施例不限於此。例如,子層中的氮含量可以非線性量增加。
參照圖4G,硬遮罩結構HMg可包含第二硬遮罩層H2、在第二硬遮罩層H2上方的第一硬遮罩層H1、以及在第二硬遮罩層H2與第一硬遮罩層H1之間的第三硬遮罩層H3。
第二硬遮罩層H2可包含含有C、H、O及N的旋塗硬遮罩層,並且第一硬遮罩層H1可包含含有C、H及O且不含氮的旋塗硬遮罩層。
第三硬遮罩層H3可包含含有C、H、O及N的旋塗硬遮 罩層,其中第三硬遮罩層H3中的N含量可變化。例如,第三硬遮罩層H3中的N含量可從接觸第二硬遮罩層H2的表面H3c連續減少到接觸第一硬遮罩層H1的表面H3d。儘管圖4G示出第三硬遮罩層H3中N含量線性減少,但圖僅是示例,並且本發明構思不限於此。例如,第三硬遮罩層H3中N含量可非線性減少。
參照圖4H,硬遮罩結構HMh可包含第一硬遮罩層H1、在第一硬遮罩層H1上的第二硬遮罩層H2及在第二硬遮罩層H2上的第四硬遮罩層H4。
第一硬遮罩層H1及第二硬遮罩層H2中的一個可包含含有C、H及O且不含氮的旋塗硬遮罩層,並且第一硬遮罩層H1及第二硬遮罩層H2中的另一個可包含含有C、H、O及N的旋塗硬遮罩層。第四硬遮罩層H4可包含諸如多晶矽的Si。在一些示例實施例中,第一硬遮罩層H1的厚度及第二硬遮罩層H2的厚度的和可為約50nm至約100nm,及第四硬遮罩層H4的厚度可為約10nm至約30nm。
參照圖4I,硬遮罩結構HMi可包含第一硬遮罩層H1、在第一硬遮罩層H1上的第二硬遮罩層H2及在第二硬遮罩層H2上的第四硬遮罩層H4i。
第一硬遮罩層H1及第二硬遮罩層H2中的一個可包含含有C、H及O且不含氮的旋塗硬遮罩層,並且第一硬遮罩層H1及第二硬遮罩層H2中的另一個可包含含有C、H、O及N的旋塗硬遮罩層。第四硬遮罩層H4i可包含Si及元素X。此處,元素X 可包含或選自包含硼(B)、C、N、O及磷(P)的群組。
參照圖4J及圖6,硬遮罩結構HMj可包含第一硬遮罩層H1、在第一硬遮罩層H1上的第二硬遮罩層H2及在第二硬遮罩層H2上的第四硬遮罩層H4j。
第一硬遮罩層H1及第二硬遮罩層H2中的一個可包含含有C、H及O且不含氮的旋塗硬遮罩層,並且第一硬遮罩層H1及第二硬遮罩層H2中的另一個可包含含有C、H、O及N的旋塗硬遮罩層。第四硬遮罩層H4j可包含Si、元素X及元素Y。此處,元素X及元素Y可各自包含或選自包含B、C、N、O及P的群組,其中元素X及元素Y可彼此不同。
如圖6所示,包含Si、元素X及元素Y的層的密度可低於僅包含Si及元素X的層的密度或僅包含Si及元素Y的層的密度。其原因可為包含Si、元素X及元素Y的層是多孔層。包含Si、元素X及元素Y的多孔層可幫助除氣/排放氣體,例如在對硬遮罩結構HMj進行烘烤或退火或熱處理的製程期間產生的不同製程氣體到硬遮罩結構HMj的外部。因此,可減少由於在烘烤製程中產生的氣體引起的應力,例如拉伸及/或壓縮應力。
參照圖4K,硬遮罩結構HMk可包含第一硬遮罩層H1、在第一硬遮罩層H1上的第二硬遮罩層H2、在第二硬遮罩層H2上的第四硬遮罩層H4k及在第四硬遮罩層H4k上的第五硬遮罩層H5。
第一硬遮罩層H1及第二硬遮罩層H2中的一個可包含含 有C、H及O且不含氮的旋塗硬遮罩層,並且第一硬遮罩層H1及第二硬遮罩層H2中的另一個可包含含有C、H、O及N的旋塗硬遮罩層。第四硬遮罩層H4k可包含Si及元素X。此處,元素X可包含或選自包含B、C、N、O及P的群組。
第五硬遮罩層H5可包含Si、元素X及元素Y。第五硬遮罩層H5中元素X的含量及元素Y的含量可變化。例如,第五硬遮罩層H5中元素X的含量可從接觸第四硬遮罩層H4k的表面H4a到與表面H4a相對的表面H4b連續地及/或不連續地及/或階梯式地減少。儘管圖4K示出第五硬遮罩層H5中元素X的含量線性減少,但圖僅是示例,並且本發明構思不限於此。例如,第五硬遮罩層H5中元素X的含量可非線性減少。替代地或另外地,第五硬遮罩層H5中元素Y的含量可從接觸第四硬遮罩層H4k的表面H4a到與表面H4a相對的表面H4b連續地及/或不連續地及/或階梯式地增加。儘管圖4K示出第五硬遮罩層H5中元素Y的含量線性增加,但圖僅是示例,並且本發明構思不限於此。例如,第五硬遮罩層H5中元素Y的含量可非線性增加。
參照圖4L,與圖4K的硬遮罩結構HMk相比,硬遮罩結構HMl可更包含在第五硬遮罩層H5上的第六硬遮罩層H6。第六硬遮罩層H6可包含Si及元素Y。
圖7A至圖7H是示出根據本發明構思的一些示例實施例製造或組裝半導體裝置的方法的剖面圖。
參照圖7A,多個電晶體TR形成在非邊緣部分(例如晶圓 W的中心部分Wa)處。所述多個電晶體TR可不形成在晶圓W的邊緣部分Wb中,或者可僅部分地形成在晶圓W的邊緣部分Wb中。首先,限定主動區域AC的裝置隔離溝槽112T形成在晶圓W的中心部分Wa處,裝置隔離層112可形成在裝置隔離溝槽112T中,例如採用STI製程及/或HDP沉積製程及/或旋塗玻璃製程形成。接下來,可在晶圓W的中心部分Wa處形成與主動區域AC相交的閘極線溝槽120T及與裝置隔離層112相交的閘極線溝槽120T。由於晶圓W與裝置隔離層112的蝕刻速度之間的差異,與主動區域AC相交的閘極線溝槽120T的底部的水平高度可形成為高於與裝置隔離層112相交的閘極線溝槽120T的底部的水平高度。
多個閘極結構120可分別形成在多個閘極線溝槽120T中,例如在中心部分Wa內但不在邊緣部分Wb內。例如,閘極絕緣層122形成在閘極線溝槽120T中的每一者上。填充閘極線溝槽120T的剩餘部分的閘極電極124形成在閘極絕緣層122上。接下來,可通過回蝕製程及/或化學機械平坦化(chemical mechanical planarization,CMP)製程去除閘極電極124。接下來,在閘極電極124上形成閘極封蓋層126以填充閘極線溝槽120T的剩餘部分。最後,閘極封蓋層126可用回蝕製程及/或CMP製程平坦化。
第一源極/汲極區域114A及第二源極/汲極區域114B可通過在閘極結構120兩側的主動區域AC的上部部分摻雜/植入雜質離子來形成。在一些示例實施例中,在閘極結構120形成之前裝 置隔離層112形成之後,可通過在主動區域AC的上部部分上植入雜質離子來形成第一源極/汲極區域114A及第二源極/汲極區域114B。第一源極/汲極區域114A及第二源極/汲極區域114B中的一個或兩個可不形成在邊緣部分Wb中。
參照圖7B,可在晶圓W的中心部分Wa及邊緣部分Wb上形成下部結構LS。首先,可在第一源極/汲極區域114A上形成位元線結構130。例如,位元線接觸件132可形成在第一源極/汲極區域114A上,位元線134可形成在位元線接觸件132上,及位元線封蓋層136可形成在位元線134上。此外,位元線間隔件138形成在位元線接觸件132、位元線134及位元線封蓋層136的側壁上。位元線結構130可不形成在邊緣部分Wb上,或者可僅部分地形成在邊緣部分Wb上。
此外,圍繞位元線結構130的第一絕緣層142形成在晶圓W的中心部分Wa及邊緣部分Wb處。此外,圍繞位元線結構130的第二絕緣層144可形成在第一絕緣層142上。
接下來,可形成穿透第一絕緣層142及第二絕緣層144並接觸第二源極/汲極區域114B的電容器結構接觸件150,例如可形成在中心部分Wa中但可不形成在邊緣部分Wb中或可僅部分地形成在邊緣部分Wb中。接下來,第三絕緣層146可形成在電容器結構接觸件150及第二絕緣層144上,例如在中心部分Wa及邊緣部分Wb兩者中。接下來,穿透第三絕緣層146並接觸電容器結構接觸件150的著陸接墊152可形成在中心部分Wa中,並且可不 形成在邊緣部分Wb中。
參照圖7C,在中心部分Wa及邊緣部分Wb兩者中,蝕刻停止層162、下部模製層MD1、中間支撐層192、上部模製層MD2、上部支撐層194、硬遮罩結構HM及光阻圖案PR1依序形成在著陸接墊152及第三絕緣層146上。下面將參照圖4A至圖4L詳細描述形成硬遮罩結構HM的方法。圖7C的硬遮罩結構HM可為圖4A至圖4L中所示的硬遮罩結構HMa至HM1中的任何一者。
參照圖4A,首先通過旋塗形成第一硬遮罩層H1,然後採用第一烘烤對第一硬遮罩層H1進行烘烤。接下來,通過旋塗在第一硬遮罩層H1上形成第二硬遮罩層H2,然後採用第二烘烤對第二硬遮罩層H2進行烘烤。因此,可形成硬遮罩結構HMa。烘烤溫度可為約300℃至約500℃,並且在第一烘烤與第二烘烤之間烘烤溫度可相同或可不同。儘管在烘烤製程期間可出現熱應力,但包含含有C、H、O及N的旋塗硬遮罩層的第二硬遮罩層H2對熱應力的抵抗力相對較強,因此,硬遮罩結構HMa可不被破壞或被破壞的可能性可較小。
參照圖4B,首先通過旋塗形成第二硬遮罩層H2,然後採用第一烘烤對第二硬遮罩層H2進行烘烤。接下來,通過旋塗在第二硬遮罩層H2上形成第一硬遮罩層H1,然後在第二烘烤中烘烤第一硬遮罩層H1。因此,可形成硬遮罩結構HMb。
參照圖4C,可通過交替重複旋塗及烘烤第一硬遮罩層H1的操作與旋塗及烘烤第二硬遮罩層H2的操作來執行硬遮罩結構 HMc。
參照圖4D,第一硬遮罩層H1被旋塗並在第一烘烤中烘烤。接下來,通過重複旋塗及第二烘烤子層(即第一子層H3-1、第二子層H3-2、第三子層H3-3或第四子層H3-4)的操作形成第三硬遮罩層H3。最後,在第三硬遮罩層H3上旋塗並在第三烘烤中烘烤第二硬遮罩層H2。因此,可形成硬遮罩結構HMd。
參照圖4D及圖4E,第一硬遮罩層H1被旋塗並在第一烘烤中烘烤。接下來,重複旋塗及烘烤子層(例如第一子層H3-1、第二子層H3-2、第三子層H3-3或第四子層H3-4)的操作。接下來,在第三硬遮罩層H3上旋塗並用第三烘烤對第二硬遮罩層H2進行烘烤。同時,第一至第四子層H3-1至H3-4可通過在第一至第四子層H3-1至H3-4中擴散N而轉變為第三硬遮罩層H3。在一些示例實施例中,擴散N的操作可與烘烤操作及/或旋塗操作同時執行。
參照圖4F,第二硬遮罩層H2被旋塗並在第一烘烤中烘烤。接下來,通過重複旋塗及第二烘烤子層(即第四子層H3-4、第三子層H3-3、第二子層H3-2或第一子層H3-1)的操作形成第三硬遮罩層H3。最後,在第三硬遮罩層H3上旋塗並在第三烘烤中烘烤第一硬遮罩層H1。因此,可形成硬遮罩結構HMf。
參照圖4F及圖4G,第二硬遮罩層H2被旋塗並在第一烘烤中烘烤。接下來,通過重複旋塗及在第二烘烤中對子層(即第四子層H3-4、第三子層H3-3、第二子層H3-2或第一子層H3-1) 進行烘烤的操作形成第三硬遮罩層H3。接下來,在第三硬遮罩層H3上旋塗並在第三烘烤中烘烤第一硬遮罩層H1。同時,第一至第四子層H3-1至H3-4可通過在第一至第四子層H3-1至H3-4中擴散N而轉變為第三硬遮罩層H3。在一些示例實施例中,擴散N的操作可與烘烤操作及/或旋塗操作同時執行。
參照圖4H,首先通過旋塗形成第一硬遮罩層H1,然後在第一烘烤中對第一硬遮罩層H1進行烘烤。接下來,通過旋塗在第一硬遮罩層H1上形成第二硬遮罩層H2,然後在第二烘烤中對第二硬遮罩層H2進行烘烤。接下來,可例如通過電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)在第二硬遮罩層H2上形成第四硬遮罩層H4。因此,可形成硬遮罩結構HMh。
參照圖4I,首先通過旋塗形成第一硬遮罩層H1,然後在第一烘烤中對第一硬遮罩層H1進行烘烤。接下來,通過旋塗在第一硬遮罩層H1上形成第二硬遮罩層H2,然後在第二烘烤中對第二硬遮罩層H2進行烘烤。接下來,可例如通過電漿增強化學氣相沉積在第二硬遮罩層H2上形成第四硬遮罩層H4i。因此,可形成硬遮罩結構HMi。
參照圖4J,首先通過旋塗形成第一硬遮罩層H1,然後在第一烘烤中對第一硬遮罩層H1進行烘烤。接下來,通過旋塗在第一硬遮罩層H1上形成第二硬遮罩層H2,然後在第二烘烤中對第二硬遮罩層H2進行烘烤。接下來,可例如通過電漿增強化學氣相 沉積在第二硬遮罩層H2上形成第四硬遮罩層H4j。因此,可形成硬遮罩結構HMj。
可通過電漿增強化學氣相沉積製程藉由使用包含Si及元素X的第一源氣體以及包含Si及元素Y的第二源氣體來形成第四硬遮罩層H4j。在一些示例實施例中,可更使用載氣,例如氬氣(Ar)、氮氣(N2)及氦氣(He)中的至少一種。
包含含有Si、元素X及元素Y的多孔層的第四硬遮罩層H4j可將在烘烤第四硬遮罩層H4j的製程期間產生的氣體排放到硬遮罩結構HMj的外部。因此,包含含有Si、元素X及元素Y的多孔層的第四硬遮罩層H4j可減少或有助於減少由於在烘烤製程期間產生的氣體引起的應力。
參照圖4K,首先通過旋塗形成第一硬遮罩層H1,然後在第一烘烤中對第一硬遮罩層H1進行烘烤。接下來,通過旋塗在第一硬遮罩層H1上形成第二硬遮罩層H2,然後在第二烘烤中對第二硬遮罩層H2進行烘烤。接下來,可例如通過電漿增強化學氣相沉積在第二硬遮罩層H2上形成第四硬遮罩層H4k。接下來,可例如通過電漿增強化學氣相沉積在第四硬遮罩層H4k上形成第五硬遮罩層H5。
可通過電漿增強化學氣相沉積製程藉由使用包含Si及元素X的第一源氣體以及包含Si及元素Y的第二源氣體來形成第五硬遮罩層H5。在一些示例實施例中,可更使用載氣,例如Ar、N2及He中的至少一種。隨著沉積時間的流逝,通過連續或不連 續或階梯式地降低沉積條件,例如第二源氣體的通量與第一源氣體的通量之間的比率,第五硬遮罩層H5中的元素X的含量可減少,第五硬遮罩層H5中的元素Y的含量可增加。
參照圖4L,如上參照圖4K所述,形成第一硬遮罩層H1、第二硬遮罩層H2、第四硬遮罩層H4k及第五硬遮罩層H5。接下來,可例如通過電漿增強化學氣相沉積在第五硬遮罩層H5上形成第六硬遮罩層H6。因此,可形成硬遮罩結構HM1。
參照圖7D,可例如在中心部分Wa中且不在邊緣部分Wb中,藉由使用光阻圖案PR1作為蝕刻遮罩,形成穿透硬遮罩結構HM、上部支撐層194、上部模製層MD2、中間支撐層192、下部模製層MD1及蝕刻停止層162的下部電極孔181H。下部電極孔181H可暴露出著陸接墊152。
參照圖7E,例如在中心部分Wa中且不在邊緣部分Wb中,下部電極181可形成在下部電極孔181H中。例如,可在下部電極孔181H及光阻圖案PR1上形成下部電極層,並且可去除部分光阻圖案PR1及下部電極層以暴露出硬遮罩結構HM的頂表面,從而形成下部電極181。在一些示例實施例中,可在圖7D的下部電極孔181H的形成期間去除光阻圖案PR1。在這種情況下,可在下部電極孔181H及硬遮罩結構HM上形成下部電極層,並且可去除下部電極層的上部以暴露出硬遮罩結構HM的頂表面,從而形成下部電極181。
參照圖7F,形成穿透上部支撐層194及硬遮罩結構HM的 第一孔194H。第一孔194H可僅形成在晶圓W的中心部分Wa之上,並且可不形成在晶圓W的邊緣部分Wb之上。
參照圖7F及圖7G,可去除上部模製層MD2的部分。諸如濕蝕刻劑的蝕刻劑可通過第一孔194H到達上部模製層MD2並且部分地蝕刻上部模製層MD2。因為第一孔194H沒有形成在晶圓W的邊緣部分Wb之上,所以蝕刻劑可能不能到達晶圓W的邊緣部分Wb之上的上部模製層MD2。因此,上部模製層MD2的在晶圓W的邊緣部分Wb之上的部分可保留而不被蝕刻。
接下來,形成穿透中間支撐層192的第二孔192H。第二孔192H可僅形成在晶圓W的中心部分Wa之上,並且可不形成在晶圓W的邊緣部分Wb之上。
參照圖7G及圖7H,可去除下部模製層MD1的部分。諸如濕蝕刻劑的蝕刻劑可通過第二孔192H到達下部模製層MD1並且部分地蝕刻下部模製層MD1。因為第二孔192H沒有形成在晶圓W的邊緣部分Wb之上,所以蝕刻劑可能不能到達晶圓W的邊緣部分Wb之上的下部模製層MD1。因此,下部模製層MD1的在晶圓W的邊緣部分Wb之上的部分可保留而不被蝕刻。在一些實施例中,下部模製層MD1的剩餘部分的側表面可不平行於上部模製層MD2的剩餘部分的側表面。在一些實施例中,下部模製層MD1的頂表面的面積可小於下部模製層MD1的底表面的面積。
下部模製層MD1的剩餘部分及上部模製層MD2的剩餘部分可支撐中間支撐層192及上部支撐層194。中間支撐層192及上 部支撐層194可支撐下部電極181。
返回參照圖2,在下部電極181、蝕刻停止層162、中間支撐層192、上部支撐層194及硬遮罩結構HM上方形成介電層180。最後,在介電層180上形成上部電極185。因此,可完成電容器結構CA,從而可完成半導體裝置100。
儘管已經參考諸如包含電容器的半導體裝置的半導體裝置描述了示例實施例,但示例實施例不限於此。例如,某些晶圓可包含諸如不包含電容器的半導體裝置的結構。
雖然已經參考本發明的一些示例實施例具體地示出及描述本發明構思,但是應當理解,在不脫離以下申請專利範圍的精神及範圍的情況下,可在形式及細節上進行各種改變。
100:半導體裝置
112:裝置隔離層
112T:裝置隔離溝槽
114A:第一源極/汲極區域
114B:第二源極/汲極區域
120:閘極結構
120T:閘極線溝槽
122:閘極絕緣層
124:閘極電極
126:閘極封蓋層
130:位元線結構
132:位元線接觸件
134:位元線
136:位元線封蓋層
138:位元線間隔件
142:第一絕緣層
144:第二絕緣層
146:第三絕緣層
150:電容器結構接觸件
152:著陸接墊
162:蝕刻停止層
180:介電層
181:下部電極
185:上部電極
192:中間支撐層
194:上部支撐層
A1-A1'、A2-A2':線
AC:主動區域
CA:電容器結構
HM:硬遮罩結構
LS:下部結構
MD1:下部模製層
MD2:上部模製層
SS:支撐結構
W:晶圓
Wa:中心部分
Wb:邊緣部分
X、Y、Z:方向

Claims (20)

  1. 一種半導體裝置,包括:晶圓;蝕刻停止層,在所述晶圓上;下部模製層,在所述蝕刻停止層上;中間支撐層,在所述下部模製層上;上部模製層,在所述中間支撐層上;上部支撐層,在所述上部模製層上;以及硬遮罩結構,在所述上部支撐層上,其中所述硬遮罩結構包括在所述上部支撐層上的第一硬遮罩層以及在所述第一硬遮罩層上的第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包括第一有機層,所述第一有機層包括含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(SOH),且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包括第二有機層,所述第二有機層包括含有C、H及O的旋塗硬遮罩。
  2. 如請求項1所述的半導體裝置,其中所述第二有機層的韌度大於所述第一有機層的韌度。
  3. 如請求項1所述的半導體裝置,其中所述第二有機層比所述第一有機層更具延性。
  4. 如請求項1所述的半導體裝置,其中所述第一有機層中的N含量為約1原子%至約5原子%。
  5. 如請求項1所述的半導體裝置,其中所述硬遮罩結構更包括: 第三硬遮罩層,在所述第二硬遮罩層上,其中所述第三硬遮罩層包括與所述第一硬遮罩層相同的材料。
  6. 如請求項5所述的半導體裝置,其中所述硬遮罩結構更包括:第四硬遮罩層,在所述第三硬遮罩層上,其中所述第四硬遮罩層包括與所述第二硬遮罩層相同的材料。
  7. 如請求項1所述的半導體裝置,其中所述硬遮罩結構更包括:第五硬遮罩層,在所述第一硬遮罩層與所述第二硬遮罩層之間,其中所述第五硬遮罩層包括第三有機層,所述第三有機層包括含有C、H、O及N的旋塗硬遮罩,且所述第五硬遮罩層中的N含量變化。
  8. 如請求項7所述的半導體裝置,其中所述第五硬遮罩層中的所述N含量從所述第五硬遮罩層接觸所述第一硬遮罩層的表面到所述第五硬遮罩層的接觸所述第二硬遮罩層的表面連續變化。
  9. 如請求項7所述的半導體裝置,其中所述第五硬遮罩層包括多個子層,且不同子層中的N含量彼此不同。
  10. 如請求項1所述的半導體裝置,其中所述硬遮罩結構更包括:第六硬遮罩層,在所述第二硬遮罩層上,其中所述第六硬遮罩層包括含有矽(Si)及元素X的層,且 所述元素X選自由硼(B)、C、N、O及磷(P)組成的群組。
  11. 如請求項10所述的半導體裝置,其中所述硬遮罩結構更包括:第七硬遮罩層,在所述第六硬遮罩層上,其中所述第七硬遮罩層包括含有Si、所述元素X及元素Y的層,所述元素Y選自由B、C、N、O及P組成的群組,所述第七硬遮罩層中的所述元素X的含量從所述第七硬遮罩層的接觸所述第六硬遮罩層的第一表面到所述第七硬遮罩層的與所述第一表面相對的第二表面減少,且所述第七硬遮罩層中的所述元素Y的含量從所述第七硬遮罩層的所述第一表面到所述第七硬遮罩層的所述第二表面增加。
  12. 如請求項1所述的半導體裝置,其中所述硬遮罩結構更包括:第三硬遮罩層,在所述第二硬遮罩層上,其中所述第三硬遮罩層包括含有Si、元素X及元素Y的無機層,且所述元素X及所述元素Y中的每一者選自由B、C、N、O及P組成的群組,且所述元素X及所述元素Y彼此不同。
  13. 如請求項12所述的半導體裝置,其中所述無機層的密度低於由Si及所述元素X組成的層的密度,且低於由Si及所述元素Y組成的層的密度。
  14. 如請求項12所述的半導體裝置,其中所述無機層是多孔的。
  15. 一種半導體裝置,包括:晶圓,包括非邊緣部分及圍繞所述非邊緣部分的邊緣部分; 電容器結構,在所述晶圓的所述非邊緣部分上;以及支撐結構,在所述晶圓的所述邊緣部分上,其中所述支撐結構包括各自依序堆疊在所述晶圓的所述邊緣部分上的蝕刻停止層、下部模製層、中間支撐層、上部模製層、上部支撐層及硬遮罩結構,所述支撐結構與所述電容器結構共用所述蝕刻停止層、所述中間支撐層及所述上部支撐層,所述硬遮罩結構包括依序堆疊在所述上部支撐層上的第一硬遮罩層及第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包括含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(SOH)層,且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包括含有C、H及O的旋塗硬遮罩層。
  16. 如請求項15所述的半導體裝置,其中所述電容器結構包括:在所述晶圓的所述非邊緣部分上的下部電極、在所述下部電極上的介電層以及在所述介電層上的上部電極,且所述中間支撐層及所述上部支撐層接觸所述下部電極。
  17. 如請求項15所述的半導體裝置,其中所述下部模製層的側壁不平行於所述上部模製層的側壁。
  18. 如請求項15所述的半導體裝置,其中所述下部模製層的頂表面的面積小於所述下部模製層的底表面的面積。
  19. 如請求項15所述的半導體裝置,更包括:多個電晶體,排列在所述晶圓的所述非邊緣部分處。
  20. 一種半導體裝置,包括:晶圓,包括非邊緣部分及圍繞所述非邊緣部分的邊緣部分;電容器結構,在所述晶圓的所述非邊緣部分上;以及支撐結構,在所述晶圓的所述邊緣部分上,其中所述電容器結構包括:蝕刻停止層、在豎直方向上與所述蝕刻停止層間隔開的中間支撐層、在所述豎直方向上與所述中間支撐層間隔開的上部支撐層、穿透所述蝕刻停止層、所述中間支撐層及所述上部支撐層的多個下部電極、在所述多個下部電極上的介電層以及在所述介電層上的上部電極,所述支撐結構與所述電容器結構共用所述蝕刻停止層、所述中間支撐層及所述上部支撐層且所述支撐結構更包括:在所述蝕刻停止層與所述中間支撐層之間的下部模製層、在所述中間支撐層與所述上部支撐層之間的上部模製層以及在所述上部支撐層上的硬遮罩結構,所述硬遮罩結構包括依序堆疊在所述上部支撐層上的第一硬遮罩層及第二硬遮罩層,所述第一硬遮罩層及所述第二硬遮罩層中的一者包括含有碳(C)、氫(H)、氧(O)及氮(N)的旋塗硬遮罩(SOH)層,且所述第一硬遮罩層及所述第二硬遮罩層中的另一者包括含有C、H及O的旋塗硬遮罩層。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220150569A (ko) * 2021-05-04 2022-11-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818141B1 (en) * 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US7947609B2 (en) * 2007-08-10 2011-05-24 Tokyo Electron Limited Method for etching low-k material using an oxide hard mask
TW201617291A (zh) * 2014-10-03 2016-05-16 信越化學工業股份有限公司 塗布型bpsg膜形成用組成物、基板及圖案形成方法
US20160266494A1 (en) * 2015-03-10 2016-09-15 Myeong koo Kim Polymers for hard masks, hard mask compositions including the same, and methods for forming a pattern of a semiconductor device using a hard mask composition
TW201637093A (zh) * 2015-04-02 2016-10-16 應用材料股份有限公司 用於圖案化的遮罩蝕刻
TW201720874A (zh) * 2015-11-27 2017-06-16 信越化學工業股份有限公司 含矽縮合物、含矽光阻下層膜形成用組成物及圖案形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640640B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
KR100896451B1 (ko) 2006-12-30 2009-05-14 제일모직주식회사 카본 함량이 개선된 고 내에칭성 반사방지 하드마스크조성물, 이를 이용한 패턴화된 재료 형상의 제조방법
KR100930673B1 (ko) 2007-12-24 2009-12-09 제일모직주식회사 반사방지 하드마스크 조성물 및 이를 이용한재료의 패턴화 방법
JP5859420B2 (ja) 2012-01-04 2016-02-10 信越化学工業株式会社 レジスト下層膜材料、レジスト下層膜材料の製造方法、及び前記レジスト下層膜材料を用いたパターン形成方法
JP6185305B2 (ja) 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR20160097608A (ko) 2015-02-09 2016-08-18 삼성전자주식회사 반도체 소자를 제조하는 방법
US11075084B2 (en) * 2017-08-31 2021-07-27 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Chemistries for etching multi-stacked layers
US10410878B2 (en) * 2017-10-31 2019-09-10 American Air Liquide, Inc. Hydrofluorocarbons containing —NH2 functional group for 3D NAND and DRAM applications
US10510586B1 (en) 2018-09-07 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer structure having a dense middle layer
US10727274B2 (en) 2018-10-23 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM top electrode via connection
KR20200054407A (ko) 2018-11-09 2020-05-20 삼성전자주식회사 반도체 소자의 제조 방법
US10937685B2 (en) * 2019-06-19 2021-03-02 Globalfoundries Inc. Diffusion break structures in semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6818141B1 (en) * 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US7947609B2 (en) * 2007-08-10 2011-05-24 Tokyo Electron Limited Method for etching low-k material using an oxide hard mask
TW201617291A (zh) * 2014-10-03 2016-05-16 信越化學工業股份有限公司 塗布型bpsg膜形成用組成物、基板及圖案形成方法
US20160266494A1 (en) * 2015-03-10 2016-09-15 Myeong koo Kim Polymers for hard masks, hard mask compositions including the same, and methods for forming a pattern of a semiconductor device using a hard mask composition
TW201637093A (zh) * 2015-04-02 2016-10-16 應用材料股份有限公司 用於圖案化的遮罩蝕刻
TW201720874A (zh) * 2015-11-27 2017-06-16 信越化學工業股份有限公司 含矽縮合物、含矽光阻下層膜形成用組成物及圖案形成方法

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