CN111326513A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，所述半导体器件包括形成在基板的器件区域上方的电容器结构和缓冲层。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；所述上电极形成在所述介电质衬层上，延伸进入并填充到所述U形轮廓中，所述上电极包括顶部导电层。所述缓冲层形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。

Description

半导体器件
技术领域
本公开涉及一种用于制造半导体器件，更具体地，涉及一种用于制造包括存储单元的半导体器件。
本申请要求于2018年12月14日提交的美国临时专利申请号62/779,512以及于2018年12月19日提交的美国临时专利申请号62/781,617的优先权，在此通过引用将其并入，并作为其一部分。
背景技术
现代集成电路(IC)设计为包含数百万个具有高器件密度的组件，例如晶体管，电容器，电阻器。例如，诸如DRAM(动态随机存取存储器)之类的半导体器件包括在半导体基板上限定的存储单元区域和外围电路区域。可以在存储单元区域中形成多个存储单元。每个单元可以包括单元晶体管和存储节点。外围电路区域可以包括用于执行诸如对存储单元区域中的存储单元的读取操作和写入操作之类的操作的各种外围电路。
为满足更高水平集成度的需求，需要减小集成电路组件的水平尺寸(或特征尺寸)。例如，在DRAM中使用的电容器形成为具有增加的垂直表面积的三维结构，从而可以减小电容器的水平尺寸。
高深宽比和复杂的结构可以通过执行大量的半导体制造流程来形成。因此，由于结构中的层的堆叠(通常产生异质材料界面)，施加到晶片的应力可能逐渐增加/累积。应力增加可能会影响后续过程。例如，结果可能发生晶片翘曲。
发明内容
根据一实施例，本公开的一个方面提供了一种半导体器件，所述半导体器件包括形成在基板的器件区域上方的电容器结构和缓冲层。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；所述上电极形成在所述介电质衬层上，延伸进入并填充到所述U形轮廓中，所述上电极包括顶部导电层。所述缓冲层形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。
根据一实施例，本公开的一个方面提供了一种半导体器件，其包括形成在基板的器件区域上的电容器结构。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形覆盖所述下电极的内表面；形成在所述介电质衬层上的上电极，所述上电极延伸进入并填充所述U形轮廓，所述上部电极包括顶部导电层，其中所述顶部导电层在所述下电极上方的部分具有更大的厚度。
根据一实施例，本公开的一个方面提供了一种方法，包括形成下电极，所述下电极具有远离基板地开口的U形轮廓；形成延伸进入U形轮廓并保形覆盖所述下电极的内表面的介电质衬层；在所述介电质衬层上形成上电极，所述上电极延伸进入并填充所述U形轮廓；在所述上电极的顶表面上沉积缓冲层，其中所述缓冲层的晶格常数大于所述上电极的顶部的晶格常数。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1示出了根据本公开的一些实施例的示例性半导体器件的截面图。
图2A至图2H示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图3示出了根据一些实施例的半导体结构的示例性合金形成过程。
图4示出了根据一些实施例的半导体结构的示例性钝化工艺。
图5示出了根据一些实施例的半导体结构的示例性合金形成过程。
图6A-6B示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图7A至图7D示出了根据本公开的一些实施方式的硅锗层的Ge含量浓度。
图8示出了根据本公开的一些实施例的半导体器件中的接触特征的轮廓的截面图。
图9A示出了根据本公开的一些实施例的示例性半导体器件的截面图。
图9B示出了根据本公开的一些实施例的堆叠的硅锗层的Ge含量浓度。
图10A-10C示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。
应该注意的是，这些附图旨在说明在某些示例实施例中使用的方法，结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不能精确地反映任何给定实施例的精确的结构或性能特征，并且不应被解释为定义或限制示例实施例所涵盖的值或特性的范围。例如，为了清楚起见，可以减小或放大层，区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
主要元件符号说明
Figure BDA0002271947380000041
Figure BDA0002271947380000051
Figure BDA0002271947380000061
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图10对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的组件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1示出了根据本公开的半导体器件100的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。半导体装置100的说明性实施例可以是动态随机存取存储器(DRAM)装置。
示例性半导体器件100包括半导体基板110和形成在基板110上的多层集成电路器件和特征。多个功能区域可以横向地(例如，如图1所示在页面上水平地)布置在其上。作为示例，图1示出了基板110。图1示出了示例性设备的基板，该基板包括在其上限定的两个共面布置的功能区域，例如，器件区域(device region,也可以称为存储单元区域)110a和外围区域110b。
基板110可以包括晶体硅基板。根据设计要求，基板可以包括各种掺杂区域(例如，p型基板或n型基板)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF2；掺杂剂例如可以是硼。n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板110可以由其他合适的元素半导体制成，例如金刚石或锗；例如金刚石或锗。合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(外延层)和/或可以包括绝缘体上硅(SOI)结构，例如硅。绝缘体上的绝缘体(SOI)结构，绝缘体上的SiGe(SiGeOI)，绝缘体上的Ge(GeOI)等。
器件区域(或单元区域)110a可以包括通过隔离结构(例如，STI 111a)横向分离的各个有源区域(active regions)112a，113a。
在所示的实施例中，几个位线(bite lines,BL)堆叠特征140形成在器件区域110a上。在实际应用中，BL堆叠特征140可以是横向地延伸的线性结构(例如，延伸到图1的页面之内/之外)，其投影地相交于多条字线(word lines)。
在说明性实施例中，每个BL堆叠部件140包括BL触点(BL contact)141，BL导体142和BL帽盖(BL capping)143。BL导体142通过BL触点141电连接有源区112a，有源区112a充当选择装置(selection service,例如晶体管)的源极与漏极(Source and drain)。BL触点141可以由诸如多晶硅，金属或金属硅化物的导电材料制成。BL导体142可以包括诸如多晶硅，金属或金属硅化物的导电材料。
尽管未在图1中示出，参照图1，可以在基板110中形成诸如掩埋沟道阵列晶体管(BCAT)的字线；然而，晶体管的类型不限于此。例如，该晶体管可以是平面晶体管，凹陷沟道阵列晶体管(RCAT)或球形凹陷沟道阵列晶体管(SRCAT)。在实际应用中，字线可以是投射地交叉于位线的线性结构。字线可以用作选择装置(例如，晶体管)的栅极。
存储节点触点(storage node contact)145可以通过沉积多晶硅，金属，金属硅化物或金属氮化物的层来形成。替代地，可以通过形成外延(epitaxial)硅层来形成存储节点接触145。不同地，可以通过形成外延硅层并沉积金属层来形成存储节点接触145。
在所示的实施例中，着陆台(landing pad)150和存储节点触点145共同建立垂直导电路径，该垂直导电路径连接电容器的下电极(例如下电极120L)和用作选择器件的源极与漏极(Source and drain)的有源区113a的顶表面。另外，可以形成着陆台绝缘层151以将着陆台150彼此电隔离。着陆台150可以是非必须的(optional)。例如，存储节点触点可以形成为与电容器的下电极物理接触。
在所示的实施例中，可以在基板110的器件区域110a上形成存储单元单元的阵列。每个存储单元单元通常包括上述选择器件和存储元件(例如，电容器结构120)。
多个电容器结构可以形成在基板110上。电容器结构包括通过存储节点触点电连接至其下方的晶体管的下电极，形成在下电极上的电容电介质以及在电容电介质上形成的上电极。在示例性实施例中，电容器结构120形成在基板110的器件区域110a上。电容器结构120包括下电极120L(或称电容下电极)，在下电极120L上的介电层120D，以及填充下电极120L之间的间隙的上电极120U。在所示的实施例中，电介质层120D形成为衬在下电极120L上，因此也可以称为电介质衬层(dielectric liner)。
下电极(也称为电容下电极)可以具有高纵横比(即，高深宽比)的圆柱形或柱状结构并形成在的基板110上。在说明性实施例中，下电极120L具有圆柱形结构，其具有高的且开口向上(即，开口远离基板110)的U形横截面轮廓。下电极120L可以由一种或多种导电材料例如BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3),及TiN所制成的保形导电膜(conformalconductive film)。
在所示的实施例中，电介质衬层120D被设置成延伸到下电极120L的U形轮廓中并且保形地覆盖下电极120L的内表面。
电介质衬层120D可以是保形的层，其可以包括氮化物，氧化物，金属氧化物或其组合。例如，电介质衬层120D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO2，ZrO2，Al2O3，La2O3，Ta2O3和TiO2)，钙钛矿电介质材料(例如，硅酸盐)，STO(SrTiO3)，BST((Ba，Sr)TiO3)，BaTiO3，PZT和PLZT或它们的组合形成的单层或多层膜。在某些实施例中，可以使用高K介电材料来提高电容器的性能，例如，在给定的电极表面积增强电容器的电容量。
上电极120U可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，上电极120U可以包括一种或多种导电材料，包括BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)，尽管合适材料的列表仅是示例性的而不是详尽的。在说明性实施例中，上电极120U具有多层结构。例如，上电极120U包括导电衬层121U，SiGe层122U和顶部导电层123U。
在说明性实施例中，上电极120U的导电衬层121U形成为保形地覆盖介电质衬层120D并且延伸到下电极120L的U形轮廓中。上电极的导电衬层可以由导电金属氮化物，金属，金属硅化物，导电氧化物或它们的组合形成。在一些实施例中，导电衬层121U可以包括金属氮化物。导电衬层121U也被称为导电层。在说明性实施例中，导电衬层121U可以由氮化钛(TiN)形成。
在说明性实施例中，上电极120U的SiGe层122U设置在导电衬层121U上，并填充下电极120L的U形轮廓。在所示的实施例中，导电材料122U包括硅锗。
在说明性实施例中，上电极120U的顶部导电层123U覆盖SiGe层122U。在一些实施例中，顶部导电层可以由包括BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)，尽管合适材料的列表仅是示例性的而不是详尽的。示例性顶部导电层123U可以由钨(W)形成。
在说明性实施例中，SiGe层122U分别包括在下电极120L上方的凹入区域(concaveregion)C。在凹入区域上，可以形成顶部导电层123U的指向下方的脊轮廓(ridge profile)R。图1示出了下电极120L上方的顶部导电层123U的一部分具有更大的厚度。例如，指向下方的脊轮廓R具有比其间的部分更大的厚度。在某些情况下，指向下方的脊形轮廓R可归因于下电极的U形轮廓的高深宽比。例如，U形轮廓可能未被SiGe层122U完全填充，因此，在U形轮廓的上方，在SiGe层122U的顶表面处可以形成凹入区域C。这样的凹入区域C可以使顶部导电层123U的指向下方的脊轮廓R成形。
在说明性实施例中，缓冲层130形成在上电极120U的顶部导电层123U上。在一些实施例中，缓冲层130的晶格常数大于上电极120U的顶部(即，顶部导电层123U)的晶格常数。由于晶格常数的差异，可能会产生压应力(compressive stress)。
之后，可以执行后续的金属化工艺(例如，金属线170的形成工艺)。另外，在金属化工艺的预成型过程中/之后，可能会产生引起晶圆翘曲(wafer warpage)的拉伸应力(tensile stress)。晶圆翘曲可能会对图案均匀性和器件可靠性产生不利影响。为了减少翘曲，可以仔细控制后续金属化形成工艺的工艺裕度(process margin)。
值得一提的是，具有残余压缩应力的缓冲层130可以补偿拉伸应力。当拉伸应力得到补偿时，晶片翘曲发生的可能性降低，从而改善了图案均匀性和器件性能。通过缓冲层130促进的应力补偿，随后的金属化工艺的工艺裕度可以扩大。
在所示的实施例中，缓冲层130可以是导电的并且电连接到顶部导电层123U。上部金属线(例如，金属线170)可以通过物理连接至缓冲层130的连接通孔(未示出)建立与上电极(例如，上电极120U)的电连接。
在一些实施例中，缓冲层130可以是绝缘的并且用作层间绝缘层。可以提供穿透缓冲层的通孔(未示出)以在上金属线(例如，金属线170)和上电极(例如，上电极120U)之间建立垂直的电连接。
在缓冲层130是导电的实施例中，缓冲层130可以选择性地包括氮化物金属化合物，碳化物金属化合物和氮化碳金属化合物。例如，在一些实施例中，缓冲层130可以包括氮化物金属化合物。在一些实施例中，缓冲层130可以包括金属氮化物化合物和碳化物金属化合物。在一些实施例中，缓冲层130可以包括氮化物金属化合物，碳化物金属化合物和碳氮化金属化合物。
在一些实施例中，缓冲层中的金属组分选择性地包括钛和铝。在说明性实施例中，缓冲层130包括TixNy。x和y的数量可以在大约0到50的范围内。
缓冲层130的厚度可以在大约1至100nm的范围内。可以相对于顶部导电层123U的厚度相应地设计缓冲层130的厚度，从而保持半导体器件的整体垂直尺寸。
在一些实施例中，缓冲层130中的主要金属含量(例如，该层中的主要金属成分)不同于上电极120U的顶部(例如，顶部导电层123U)中的主要金属含量。在说明性实施例中，顶部导电层123U中的主要金属含量可以是钨；缓冲层130中的主要金属含量可以是钛。
在所示的实施例中，形成层间介电层160以覆盖器件区域110a上方的电容器(例如，电容器120)。可以在层间绝缘层160和上电极120U上方形成另外的导电特征，例如上部金属化特征170和另外的金属间电介质衬层，以实现电路元件之间的互连。在说明性示例中，间绝缘层160横跨器件区域110a和外围区域110b。
外围区域110b可以包括被诸如浅沟槽隔离(STI)111b之类的隔离结构横向隔离的各个有源区域112b。在有源区域112b上方可以形成有源电路组件(例如，栅极结构180)，该有源电路组件构成外围支持电路，例如，读出单元，解码器或控制形成在单元区域中的存储单元的放大电路。在有源区域上可以存在一个或多个上部器件间层，可以通过其提供接触通孔190以实现垂直信号传导(例如，从栅极结构180)到更高的器件层。接触通孔190可以以类似于器件区域110a中的方式连接到对应的接触台191。
在图示的实施例中，栅极特征180可以包括栅极电介质181、导电层182、及栅极导体183在有源区域112B上。导电性层182可以包括氮化钛的栅极导体183。栅极导体183可以包括一个或多个导电材料例如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物，或它们的组合。在示出的实施例中，栅导体183包括硅锗。
将结合图3中的附图对钝化工艺和合金层形成工艺的示例性实施例进行描述。
图2A至图2H示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。为了说明简单和清楚起见，在图2A-2H中未示出或未明确标记示例性设备的一些组件。例如，未显示着陆台下方的组件(例如，基板，BL，存储节点触点)。
参照图2A，在基板(例如基板110)上方的多个着陆台251和层间电介层250上方形成模制层(mold layer)280。暴露出着陆台251的表面的孔281可以形成在模制层280中。例如，可以通过各向异性地(anisotropically)蚀刻模制层280，例如使用光刻技术以及随后的蚀刻工艺中在模制层280中形成孔281。孔281可以设置为具有高纵横比的圆柱形状。
参照图2B，具有预定厚度的多个下电极220L分别形成在着陆台251的顶表面和模制层280的限定出孔281的内侧壁表面上。下电极220L分别与着陆台251物理接触(因此电连接到着陆垫251)。下电极220L具有U形轮廓，该U形轮廓的开口方向远离基板。
参照图2C，下电极220L的U形轮廓限定了内表面221L(图2C所示)和相对的外表面222L(图2C所示)。在所示的实施例中，通过去除模制层280，暴露下电极220L的外表面222L。可以通过灰化/剥离工艺，各向同性(isotropic)蚀刻工艺和/或其组合来执行模制层280的去除。
参照图2D，在下电极220L的暴露表面上形成电介质衬层220D(也称为电介质层)。电介质衬层220D被称为电容电介质(例如，电容器电介质120D)或电介质衬层。介电质衬层220D延伸入下电极220L的U形轮廓并且保形地覆盖下电极220L的内表面221L和外表面222L。可以通过使用CVD工艺和/或ALD工艺来形成电介质衬层220D。
在所示的实施例中，金属材料221U以保形地衬盖介电质衬层220D，并延伸到下电极220L的U形轮廓中。因此，金属材料221U也被称为导电衬层。在一些实施例中，导电衬层221U可包括金属氮化物(例如，TiN)。
在所示的实施例中，在形成金属材料221U之后，可以对金属材料221U的顶表面执行钝化工艺。钝化层224U可以形成在金属材料221U的顶表面上。钝化过程可以包括提供硅源，该硅源选择性地包括SiH4，BTBAS，BTBAS和DIPAS。在这样的实施例中，钝化层224U也可以被称为硅薄膜(silicon film)224U。将结合图3至图5中的附图对钝化过程的示例性实施方式进行描述。
参照图2E的实施例，SiGe层222U形成在金属材料221U上并覆盖金属材料221U。尽管未示出，但是SiGe层222U可以形成在钝化层224U上。SiGe层222U可以填充在与下电极220L的U形轮廓之间。在所示的实施例中，导电材料222U围绕下电极220L的外表面222L(在图2C中示出)。
在一些实施例中，SiGe层包括一种或多种导电材料，例如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。在所示的实施例中，SiGe层222U包括硅锗。可以通过执行合金层形成工艺来布置SiGe层222U。后续将结合图5中的附图对合金层形成工艺的示例性实施例进行描述。
在图2E所示的实施例中在SiGe层222U上进一步形成顶部导电层223U。顶部导电层223U可以由钨形成。前述导电衬层221U，SiGe层222U和顶部导电层223U被统称为上电极220U。在所示的实施例中，上电极220U形成在介电质衬层220D上方，并且延伸到下电极220L的U形轮廓中并填充该下电极220L的U形轮廓。
在所示的实施例中，SiGe层222U和顶部导电层223U均覆盖基板的外围区域210b。在一些实施例中，顶部导电层223U通过CVD技术形成，从而在SiGe层222U上具有良好的台阶覆盖度(例如，覆盖顶部表面和侧壁表面)。在所示的实施例中，上电极220U在基板(例如基板110)的器件区域210a上延伸并在横截面图中形成高原轮廓(plateau profile)(如图2E所示)。
参照图2F，缓冲层230设置在顶部导电层223U上。在所示的实施例中，缓冲层230设置在单元区域210a和外围区域210b两者上。在一些实施例中，通过执行物理气相沉积(PVD)工艺(诸如溅射工艺(其具有较低的阶梯覆盖))来形成缓冲层230。在所示的实施例中，由于缓冲层230在非横向表面上的低台阶覆盖，缓冲层230在上电极220U的顶表面T上的一部分的厚度大于缓冲层230覆盖高原轮廓的侧壁表面L上的一部分的厚度。如图示的实施例中所示，高原轮廓的侧壁表面L可以实质上没有缓冲层的覆盖。
参照图2G，去除SiGe层223U和缓冲层230的覆盖外围区域210b的部分(例如，通过蚀刻工艺)以暴露出接触台(contact pad)291。
参照图2H，在示出的实施例中，层间电介层260形成为覆盖单元区域210a和外围区域210b。
图3示意性地示出了根据本公开的一些实施例的合金层形成工艺的中间阶段的剖视图。在一些实施例中，合金层形成工艺包括在批处理型(batch type)腔室中执行CVD。在CVD工艺期间，晶片可暴露于一种或多种挥发性前体(volatile precursors)，其在基板表面上反应和/或分解以产生所需的沉积物。进行温度可以设定在约400至450℃的范围内。
参照图3，将诸如含Si的气体(例如，SiH4气体315)和含Ge的气体(例如，GeH4气体325)之类的反应气体供应到处理室中，例如供应到TiN层(例如，金属材料321U)的顶表面上。可以进一步提供额外的前体以增强薄膜的质量或均匀性。
当在非SiGe表面上(诸如金属材料321U的表面)沉积SiGe层322U时，可以形成异质结(heterojunction)。异质结是在不同晶体半导体的两个层或区域之间形成的界面。与同质结(homojunction)相反，这些半导体材料的带隙(band gaps)不相等。
在图3右侧的图中，SiGe层322U形成在金属材料321U的顶表面上。由于Si和Ge原子倾向于比Ti或N原子更容易在彼此上沉积，因此，基于原子排列不完全和晶体结构不匹配而可能产生界面缺陷310。然而，局部区域缺陷310的密度可能不利地影响晶片内SiGe层322U的厚度均匀性和/或晶片间SiGe层322U的厚度均匀性，这可能导致器件性能的劣化(例如，电流泄漏，电容-电压曲线，电容器刷新(refresh))。
在说明性实施例中，在SiGe层322U的形成期间产生的H2气体335可以通过净化工艺被去除。通常，除去挥发性副产物(例如含C，H，N的化合物)可以减少电容器结构中电特性的不可预见的变化。
图4示意性地示出了根据本公开的一些实施例的钝化工艺的中间阶段的剖视图。在一些实施例中，钝化工艺包括在间歇型腔室中执行CVD工艺。
参考图4左侧的图，将SiH4供应到金属材料421U(TiN)的顶表面上。在图4右边的图中，首先在金属材料421U的顶表面上形成钝化层424U。在示出的实施例中，钝化层424U是具有小厚度的硅薄膜(可以是硅单层)。在说明性实施例中，可以清除在钝化层424U的形成期间产生的H2气体。非必须地，取决于含硅气体的浓度，硅薄膜沉积及副产物的清除过程的周期可以重复一次以上。
图5示意性地示出了根据本公开的一些实施例的合金层形成工艺的中间阶段的剖视图。在一些实施例中，合金层形成工艺包括在间歇型腔室中执行CVD。进行温度可以设定在约400至450℃的范围内。
参照图5左侧，钝化层524U预先形成在金属材料521U(TiN)的顶表面上。参见图5右侧，当将SiGe层522U预沉积在硅薄膜524U上时，可以减轻由于原子排列不完全和/或晶体结构的不匹配导致的界面缺陷问题。结果，可以提高SiGe层522U的厚度均匀性和器件性能。在一些情况下，可以借助于硅膜524U来增强金属材料521U(TiN)和SiGe层522U之间的粘附力。
图6A至图6C示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
参照图6A，电容下电极620L分别形成在着陆台651上。层间电介层650横向分离多个着陆台651(其可以共同是下器件层(lower device layer)的一部分)。层间介电层650可以形成在基板(例如基板110)的器件区域610a之上。电容器下电极620L具有U形轮廓，该U形轮廓在其横截面中限定了内表面621L和外表面622L。在图示的实施例中，在电容器下电极620L的内表面621L和外表面622L两者上形成电容器电介质衬层620D(也称为电介质层)。
在一些实施例中，电容下电极620L和电容电介质衬层620D的制造可以利用前述的结合图2A至图2B中的附图所描述的制造流程。
在所示的实施例中，金属材料621U被布置在电容电介质衬层620D上并且填充电容下电极620L的U形轮廓。金属材料621U可以包括导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。在一些实施例中，金属材料621U包括TiN。
参照图6B，执行合金形成工艺(也称为SiGe层形成工艺)以形成SiGe层622U。在所示的实施例中，金属材料621U填充在U形电容器下电极620L之中和之间，并且形成一个延伸跨过了多个电容下电极620L的实质上平坦的顶表面。形成在金属材料621U的实质上平坦的顶表面上的SiGe层622U也具有实质上平坦的轮廓，该轮廓延伸跨过多个电容下电极620L，而不延伸到电容下电极620L的U形轮廓中。
在一些情况下，金属材料621U可能不会完全填充电容下电极620L的U形轮廓。因此，SiGe层622U也可能在下电极上方(例如，在U形轮廓的向上开口区域)形成向下指向的脊轮廓(例如，如图1所示的向下指向的脊轮廓R)。
在该示例性实施例中，顶部导电层623U，缓冲层630和层间介电层660被顺序地在SiGe层622U形成。可以随后形成穿透层间电介层660的接触特征(contact feature)665，以使顶部导电层623U和层间电介层660上方的上部金属线(例如，金属线170)之间能够垂直电连接。
在一些实施例中，SiGe层622U的组成可以被配制为Si1-xGex，其中0.15≤x≤0.6。
在一些实施例中，SiGe层622U沿着厚度方向具有渐变的Ge浓度分布。
图7A至图7D示意性地示出了根据本公开的实施例的Ge浓度沿着示例性SiGe层622U的x轴(即，厚度方向)的分布。
如图7A所示，SiGe层622U具有Ge浓度分布，该Ge浓度分布在SiGe层622U的中间部分M处具有最大值，并且沿厚度方向，从中间部分M向上减小，且从中间部分M向下减小。在一些实施例中，SiGe层622U的中间部分M中的Ge含量具有约75至95原子比(atomic％)的范围。在一些实施例中，中间部分M中的Ge含量可以占90原子比(atomic％)，而两个相邻部分U，B可以低至10原子比(atomic％)。例如，在中间部分M中，Ge浓度可以是4.5e22/cm3，而Si浓度可以是0.5e22/cm3。
在一些实施例中，可以通过低压化学气相沉积(LPCVD)工艺形成SiGe层622U，并且随后通过例如退火工艺使SiGe层622U结晶。在一些情况下，SiGe层622U的退火温度随着其中Ge含量的增加而降低。然而，若在两个相邻部分U，B的异质接面处(heterojunctions)具有高的Ge含量可能导致较大的晶格常数差，从而引起应力(例如，结晶应力)。引起的应力可归因于位错(dislocation)，其可引起在SiGe层622U与下层(例如，金属材料621U)之间的电容漏电流。
值得一提的是，在实施例中，在两个相邻的部分U,B中的相对低的锗含量浓度可能会降低晶格常数差，由此减轻应力和电容漏电流的问题。此外，具有相对较低的Ge含量浓度的两个相邻部分U，B可以充当从中间部分M扩散Ge的缓冲层。在某些情况下，当SiGe层622U在中间部分M中具有高浓度的Ge含量且两个相邻部分U，B具有相对低浓度时，相较于那些低Ge含量(其可能需要更高的退火温度)的SiGe层，所引起的应力可以减少至少1至2倍，因此减轻漏电流问题。
在一些实施例中，SiGe层622U的厚度可以在大约1300至
Figure BDA0002271947380000181
的范围内。在一些实施例中，SiGe层622U的厚度可以是
Figure BDA0002271947380000182
在一些实施例中，中间部分M的厚度可以是SiGe层622U的厚度的30％至80％。在一些实施例中，中间部分M的厚度可以在大约200至
Figure BDA0002271947380000183
的范围内。例如，中间部分M的厚度可以是
Figure BDA0002271947380000191
而具有相对低的Ge浓度的两个相邻部分U，B中的每一个可以是大约
Figure BDA0002271947380000192
在一些实施例中，SiGe层形成工艺包括在一循环周期内在半导体器件上方供应基于硅烷(silane-based)的气体和基于锗(germanium-based)的气体。基于硅烷(silane-based)的气体和基于锗(germanium-based)的气体之间的流量比在该循环周期中首先升高，然后降低。因此，SiGe层622U可以在中间部分M具有最大的锗含量。
例如，循环周期包括初始阶段，中间阶段和最终阶段。在初始阶段和最终阶段中，流量比可以设置在大约10％至30％的范围内。在中间阶段中，可以将流量比设置为大于初始阶段和最终阶段中的流量比，例如，在大约30％至90％的范围内。在一些实施例中，中间阶段与初始阶段之间的持续时间长度比率的范围为大约2至大约3。在一些实施例中，中间阶段与最终阶段之间的持续时间长度比率的范围为大约2至大约3。
Ge浓度可以在中间部分M处达到峰值并且沿着厚度方向从中间部分M平滑地或陡峭地下降。
例如，如图7B所示，在一些实施例中，SiGe层622U的Ge浓度分布从中间部分M沿着厚度方向向上和向下非线性地减小。在所示的实施例中，Ge浓度的分布可以是正态分布(normal distribution)。
如图7C所示，在一些实施例中，SiGe层622U的Ge浓度分布沿厚度方向具有阶梯状的轮廓。在所示的实施例中，Ge浓度分布轮廓可以是矩形的函数形状，其中在整个中间部分M的浓度恒定，且两个相邻部分U，B中的浓度也各自恒定。
如图7D所示，在一些实施例中，SiGe层622U的Ge浓度分布从中间部分M沿着厚度方向向上和向下线性减小。在图7D所示的实施例中，Ge浓度分布可以形成三角形状的分布，其中Ge浓度在中间部分M处达到峰值并且从那里线性地降低。
图8示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
在说明性实施例中，接触特征865穿透层间介电层660，缓冲层630和顶部导电层623U并到达SiGe层622U。可以通过蚀刻介电质衬层660，缓冲层630，顶部导电层623U和SiGe层622U以形成用于容纳随后形成的接触特征865的接触孔860。接触特征865使得SiGe层622U和位于层间介电层660上方的上部金属线(例如，金属线170)垂直电连接。
在接触孔860的形成期间，随着SiGe层622U的Ge含量增加，水平过蚀刻量可以增加。例如，所示实施例示出了接触孔860的蚀刻轮廓在中间部分M中具有最宽的部分。
图9示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
参照图9A，执行多个SiGe层形成工艺以形成堆迭在金属材料612U上方的多个SiGe层622U。在所示的实施例中，整个堆迭的SiGe层622U的厚度在从大约1200到大约
Figure BDA0002271947380000201
的范围内。在一些实施例中，整个堆迭的SiGe层622U的厚度为约
Figure BDA0002271947380000202
每个SiGe层622U的中间部分的厚度在从大约100到大约
Figure BDA0002271947380000203
的范围内。
在一些实施例中，中间部分M中小于约80％的Ge浓度可以通过原位(in-situ)LPCVD工艺形成。在原位LPCVD工艺中，温度可以设置在350-550℃左右，处理气体压力可以设置在0.5-200托之间。此外，气态反应剂可以是具有10％稀释的GeH4(在H2中)的SiH4。掺杂气体可以是稀释的PH3(在N2中)或1％的稀释的BCl3(在N2中)。LPCVD工艺可以由多个方法组成。例如，生长低浓度的Ge层，然后进行吹扫/泵送，增加GeH4流量以生长高浓度的Ge层。可以重复该循环以形成多层。
如图9B所示，堆叠的SiGe层622U的Ge浓度分布可以周期性地分布。图9B示意性地示出了根据一个示例性实施例的沿x轴(或厚度方向)的周期性波动的Ge浓度分布。在图9B中，Ge浓度分布是图7B的分布的多次重复。在一些实施例中，Ge浓度分布可以是图7B，7C，7D所示的Ge分布或其组合的多次重复。
图10A至图10C示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
参照图10A，在层间介电层1050上形成模制层1080，多个电容下电极1020L，电介质衬层1020D，和金属材料1021U。当形成模制层1080和电容下电极1020L时，可以利用配合图2A至图2B的附图所描述过的制造工艺。在示例性实施例中，可以在金属材料1021U的顶表面上执行前述钝化工艺，从而增强随后形成的SiGe层的厚度均匀性。
在所示的实施例中，在沉积随后形成的电介质衬层1020D之前不去除模制层1080。模制层1080可以用作电容器电介质。例如，可以调节模制层1080的厚度以实现对电容器的电容的要求。模制层1080可以通过涂覆氧化物形成，例如，硼磷硅酸盐玻璃(BPSG)，磷硅酸盐玻璃(PSG)，非掺杂石英玻璃(USG)，旋涂玻璃(SOG)，等离子体增强的原硅酸四乙酯(PETEOS)等。
参照图10B，在金属材料1021U上依次形成SiGe层1022U，顶部导电层1023U，缓冲层1030和层间电介层1060。在形成中所述SiGe层1022U，顶部导电层1023U，缓冲层1030和层间电介层1060时，可以利用结合图6B所描述的制造工艺。
如图10C所示，在所示实施例中，在相邻的底电极1020L之间的介电层1080中形成空隙(也称为气隙)1000。气隙1000可以通过蚀刻部分地去除模制层1080来形成。由于气隙具有非常低的介电常数，因此在相邻的电容器电极之间提供气隙可以帮助减小存储单元之间的寄生电容，从而提高了器件的工作效率。注意，气隙的具体形状和大小可以根据形成过程而变化，并且可以不必如示例性图中所示的示意图那样出现。
因此，本公开的一个方面提供了一种半导体器件，所述半导体器件包括形成在基板的器件区域上方的电容器结构和缓冲层。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；所述上电极形成在所述介电质衬层上，延伸进入并填充到所述U形轮廓中，所述上电极包括顶部导电层。所述缓冲层形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。
在一些实施例中，所述缓冲层中的主要金属含量与所述顶部导电层中的主要金属含量不同。
在一些实施例中，所述上电极的顶部导电层的位於所述下电极上方的部分具有更大的厚度。
在一些实施例中，所述介电质衬层还保形地覆盖所述下电极的外表面；所述上电极还围绕所述下电极的外表面。
一些实施例中，所述上电极还包括导电层及导电材料；所述导电层保形地覆盖所述介电质衬层；所述导电材料形成在所述导电层和所述顶部导电层之间，并填充在所述下部电极的U形轮廓中。
在一些实施例中，所述半导体器件还包括邻近所述下电极的外表面的空隙。
在一些实施例中，所述半导体器件还包括形成在所述基板上的多个所述下电极；所述上电极覆盖所述下电极并在其横截面上具有高原轮廓；所述缓冲层的位於所述高原轮廓的顶表面上的部分的厚度大于所述缓冲层的位於所述高原轮廓的侧壁表面上的部分的厚度。
在一些实施例中，所述高原轮廓的侧壁表面实质上没有缓冲层。
在一些实施例中，缓冲层的厚度范围为约1至100纳米。
在一些实施例中，所述缓冲层选择性地包括氮化物金属化合物，碳化物金属化合物和氮化碳金属化合物；所述缓冲层中的金属含量选择性地包括钛和铝。
在一些实施例中，所述上电极的所述顶部导电层在所述下电极上方具有向下指向的脊轮廓。
在一些实施例中，所述缓冲层与所述顶部导电层电连接。
在一些实施例中，所述上电极还包括导电层，所述导电层保形地覆盖所述介电质衬层并填充在所述下电极的U形轮廓内和所述下电极的U形轮廓之间，其中，所述导电层包括实质上平坦的顶表面；以及形成在所述导电层和所述顶部导电层之间的SiGe层，其中，所述SiGe层具有Ge浓度分布，所述Ge浓度分布在SiGe层的中间部分处具有最大值，并且沿厚度方向从所述中间部分向上减小且向下减小。
因此，本公开的一个方面提供了一种半导体器件，其包括形成在基板的器件区域上的电容器结构。所述电容器结构包括下电极，所述下电极具有U形轮廓，所述U形轮廓的开口远离基板，所述U形轮廓限定了内表面和相对的外表面。介电质衬层延伸进入所述U形轮廓并保形覆盖所述下电极的内表面；形成在所述介电质衬层上的上电极，所述上电极延伸进入并填充所述U形轮廓，所述上部电极包括顶部导电层，其中所述顶部导电层在所述下电极上方的部分具有更大的厚度。
在一些实施例中，所述半导体器件还包括形成在所述顶部导电层上的缓冲层。
在一些实施例中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。
一些实施例中，所述缓冲层中的主要金属含量与所述顶部导电层中的主要金属含量不同。
因此，本公开的一个方面提供了一种方法，包括形成下电极，所述下电极具有远离基板地开口的U形轮廓；形成延伸进入U形轮廓并保形覆盖所述下电极的内表面的介电质衬层；在所述介电质衬层上形成上电极，所述上电极延伸进入并填充所述U形轮廓；在所述上电极的顶表面上沉积缓冲层，其中所述缓冲层的晶格常数大于所述上电极的顶部的晶格常数。
在一些实施例中，所述沉积所述缓冲层还包括经由物理气相沉积(PVD)来沉积缓冲层。
在一些实施例中，所述缓冲层中的主要金属含量不同于所述上电极的顶部中的主要金属含量。
在一些实施例中，所述形成上电极包括在所述介电质衬层上设置导电层；对所述导电层的顶面进行钝化工艺以形成钝化层；在所述钝化层上设置SiGe层；在所述SiGe层上设置顶部导电层。
以上示出和描述的实施例仅是示例。在本领域中经常发现许多细节，例如辐射测量面板和设备的其他特征。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (10)

1.一种半导体器件，其特征在于，包括
电容器结构，形成在基板的器件区域上，包含
下电极，具有U形轮廓，所述U形轮廓的开口远离所述基板，所述U形轮廓限定了内表面和相对的外表面；
介电质衬层,延伸进入所述U形轮廓并保形地覆盖所述下电极的内表面；及
上电极,形成在所述介电质衬层上，延伸进入并填充所述U形轮廓中，所述上电极包括顶部导电层；
缓冲层,形成在所述上电极的顶部导电层上，其中，所述缓冲层的晶格常数大于所述顶部导电层的晶格常数。
2.如权利要求1所述的半导体器件，其特征在于，所述缓冲层中的主要金属含量与所述顶部导电层中的主要金属含量不同。
3.如权利要求1所述的半导体器件，其特征在于，所述上电极的顶部导电层的位於所述下电极上方的部分具有更大的厚度。
4.如权利要求1所述的半导体器件，其特征在于，所述介电质衬层还保形地覆盖所述下电极的外表面；所述上电极还围绕所述下电极的外表面。
5.如权利要求1所述的半导体器件，其特征在于，所述上电极还包括导电层及导电材料；所述导电层保形地覆盖所述介电质衬层；所述导电材料形成在所述导电层和所述顶部导电层之间，并填充在所述下部电极的U形轮廓中。
6.如权利要求1所述的半导体器件，其特征在于，还包括邻近所述下电极的外表面的空隙。
7.如权利要求1所述的半导体器件，其特征在于，
还包括形成在所述基板上的多个所述下电极；
其中，所述上电极覆盖所述下电极并在其横截面上具有高原轮廓；
其中，所述缓冲层的位於所述高原轮廓的顶表面上的部分的厚度大于所述缓冲层的位於所述高原轮廓的侧壁表面上的部分的厚度。
8.如权利要求7所述的半导体器件，其特征在于，所述高原轮廓的侧壁表面实质上未被缓冲层覆蓋。
9.如权利要求1所述的半导体器件，其特征在于，所述缓冲层的厚度范围为约1至100纳米。
10.如权利要求1所述的半导体器件，其特征在于，所述缓冲层选择性地包括氮化物金属化合物，碳化物金属化合物和氮化碳金属化合物；所述缓冲层中的金属含量选择性地包括钛和铝。
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