CN112786604B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构，其包括基板，位线堆叠特征和位线间隔部件。基板具有在其上限定的单元区域和外围区域。位线叠层结构形成在单元区域中的有源区域上，其包括:缓冲衬层，其横截面具有向上开口的U形轮廓并限定了内表面；位线导体，布置在U形轮廓中的内表面上；帽盖层，在位线导体上形成。位线间隔部件覆盖位线堆叠特征的侧壁表面。

Description

半导体结构及其制造方法
技术领域
本公开涉及一种用于制造半导体装置结构，更具体地，更具体地说，是包含位线的半导体装置结构。
背景技术
现代集成电路(IC)设计为包含数百万个具有高装置密度的组件，例如晶体管，电容器，电阻器。可以通过执行某些图案化技术来实现对更高水平集成度的需求。对更高水平集成度的需求要求减小集成电路组件的尺寸(或特征尺寸)，例如，减小例如存储装置中的位线结构的横向宽度。
然而，诸如位线之类的特征的最小宽度的减小可能会牺牲某些电性能，结果，可能发生对集成电路的性能不利的影响。因此，需要改进位线的设计。
发明内容
根据一实施例，本公开的一个方面提供了一种半导体结构，包括：基板，具有在其上的限定单元区域和外围区域；位线堆叠特征，在所述单元区域中的有源区上，所述位线堆叠特征包括缓冲衬层(buffer liner)、位线导体、帽盖层，缓冲衬层的横截面具有向上开口的U形轮廓并限定了内表面，位线导体布置在所述U形轮廓的内表面上，帽盖层在所述位线导体上；以及位线间隔部件，覆盖所述位线堆叠特征的侧壁表面。
根据一实施例，本公开的一个方面提供了一种方法，该方法包括：在具有单元区域和外围区域的基板上形成层堆叠，所述层堆叠的上部包括第一伪置层(dummy layer)；对所述层堆叠进行图案化以在所述单元区域上方形成第一堆叠特征，在外围区域上方形成第二堆叠特征，其中所述第一堆叠部件比所述第二堆叠部件窄；形成覆盖所述第一堆叠特征的侧壁表面的第一间隔部件，以及形成覆盖所述第二堆叠特征的侧壁表面的第二间隔部件；去除所述第一叠层特征和所述第二叠层特征的第一伪置层，以在所述第一间隔部件和所述第二间隔部件之间分别限定第一凹槽和第二凹槽，其中，所述第一凹槽比所述第二凹槽窄；在每个所述凹槽中沉积缓冲衬层；在所述第一和第二凹槽中分别在缓冲衬层上形成第二伪置层，其顶表面的高度低于所述第一和第二间隔部件的高度，其中所述第二伪置层相对于每个所述凹槽中的缓冲衬层具有蚀刻选择性；在相应的所述凹槽中使所述缓冲衬层凹陷，使得相应的凹槽中的缓冲衬层达到与第二伪置层的高度基本相等的高度；去除第二伪置层，以暴露出各个所述凹槽中的缓冲衬层；在各个所述凹槽中选择性地(selectively)沉积金属材料，以在所述第一间隔部件之间形成位线导体，并在所述第二间隔部件之间形成导电衬层；和在所述第二凹槽中的导电衬层上沉积栅极导体。
根据一实施例，本公开的一个方面提供了一种方法，该方法包括：在基板上形成层堆叠，该叠层在其上部包括第一伪置层；图案化所述层堆叠以形成堆叠特征；形成覆盖堆叠特征的侧壁表面的间隔部件；去除所述堆叠特征的第一个伪置层，以在所述间隔部件之间限定凹槽；在所述凹槽中沉积缓冲衬层；在所述缓冲衬层上形成第二伪置层，其顶表面的高度低于所述间隔部件的水平，其中所述第二伪置层相对于所述缓冲衬层具有蚀刻选择性；使所述缓冲衬层凹陷，使得所述缓冲衬层的高度基本等于所述第二伪置层的高度；去除所述第二伪置层以露出所述缓冲衬层；在所述凹槽中选择性地沉积金属材料，以形成在间隔部件之间具有厚度的位线导体；和形成覆盖所述位线导体的帽盖层(cap layer)。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1示出了根据本公开的一些实施例的示例性半导体装置的截面图。
图2示出了根据本公开的一些实施例的示例性半导体结构的截面图。
图3A-3M示出了根据一些实施例的半导体结构的示例性制造工艺。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。
应该注意的是，这些附图旨在说明在某些示例实施例中使用的方法，结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不能精确地反映任何给定实施例的精确的结构或性能特征，并且不应被解释为定义或限制示例实施例所涵盖的值或特性的范围。例如，为了清楚起见，可以减小或放大层，区域和/或结构组件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的组件或特征的存在。
主要元件符号说明
Figure GDA0003917930620000031
Figure GDA0003917930620000041
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图3对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的元件不一定按比例示出。相同或类似的元件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1示出了根据本公开的半导体装置100的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。半导体装置100的说明性实施例可以是动态随机存取存储器(DRAM)装置。
示例性半导体装置100包括半导体基板110和形成在基板110上的多层集成电路装置和特征。多个功能区域可以横向地(例如，如图1所示在页面上水平地)布置在其上。作为示例，图1示出了示例性设备的基板，该基板包括在其上限定的两个共面布置的功能区域，例如，装置区域(device region,也可以称为存储单元区域)110a和外围区域110b。
基板110可以包括晶体硅基板。根据设计要求，基板可以包括各种掺杂区域(例如，p型基板或n型基板)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF2；掺杂剂例如可以是硼。n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板110可以由其他合适的元素半导体制成，例如金刚石或锗；例如金刚石或锗。合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(外延层)和/或可以包括绝缘体上半导体结构，例如绝缘体上的SiGe(SiGeOI)，绝缘体上的Ge(GeOI)等。
外围区域110b可以包括被诸如浅沟槽隔离(STI)111b之类的隔离特征横向隔离的各个有源区域112b。在有源区域112b上方可以形成有源电路组件(例如，栅极结构180)，该有源电路组件构成外围支持电路，例如，读出单元，解码器或控制形成在单元区域中的存储单元的放大电路。在有源区域上可以存在一个或多个上部装置间层，可以通过其提供接触通孔190以实现垂直信号传导(例如，从栅极结构180)到更高的装置层。接触通孔190可以以类似于装置区域110a中的方式连接到对应的接触台191。栅极结构180可以包括在有源区域上112b的栅极电介质181，在栅极电介质181上的栅极材料182以及在栅极材料182上的导电材料183。导电材料183可以包括钨。
装置区域(或单元区域)110a可以包括通过隔离特征(例如，STI 111a)横向分离的各个有源区域(active regions)112a。在所示的实施例中，可以在基板110的装置区域110a上形成存储单元的阵列。每个存储单元通常包括选择装置诸如晶体管和存储元件(例如，电容器结构120)。在示例性实施例中，电容器结构120包括下电极120L，衬在下电极120L上的电容介电质120D，以及填充下电极120L之间的间隙的上电极120U。
在说明性实施例中，下电极可以是具有高深宽比的圆柱形或柱状结构，其具有高的且开口向上(即，开口远离基板110)的U形横截面轮廓。下电极120L可以由一种或多种导电材料例如BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3),及TiN所制成的保形导电膜(conformalconductive film)。
电容介电质120D可以是保形的层，其可以包括氮化物，氧化物，金属氧化物或其组合。例如，电介质衬层120D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO2，ZrO2，Al2O3，La2O3，Ta2O3和TiO2)，钙钛矿电介质材料(例如，硅酸盐)，STO(SrTiO3)，BST((Ba，Sr)TiO3)，BaTiO3，PZT和PLZT或它们的组合形成的单层或多层膜。在某些实施例中，可以使用高K介电材料来提高电容器的性能，例如，在给定的电极表面积增强电容器的电容量。
上电极120U可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，上电极120U可以包括一种或多种导电材料，包括BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)，尽管合适材料的列表仅是示例性的而不是详尽的。
存储节点触点(未标示)建立垂直导电路径，该垂直导电路径连接电容器120的下电极120L和下电极120L下方的基板110的有源区112a的顶表面。
在一些实施例中，下电极120L可以不与存储节点触点直接接触。例如，如果电容器120没有与存储节点触点投影对准，则可以另外形成着陆台150，以将下部电极120L电连接到存储节点触点。另外，可以形成着陆台绝缘层151以将着陆台150彼此电隔离。
在所示的实施例中，形成层间介电层160以覆盖装置区域110a上方的电容器(例如，电容器120)。可以在层间绝缘层160和上电极120U上方形成另外的导电特征，例如上部金属化特征170和另外的金属间电介质层，以实现电路元件之间的互连。
掩埋沟道阵列晶体管(BCAT)可以包括作为存储单元选择装置一部分的字线130。一对BCAT，其各自的源/漏(S/D)区连接到未特别标记的接触插塞。接触插塞使得选择晶体管(例如，BCAT)与存储电容器120的下部电极(例如，120L)之间电连接(例如，通过未特别标记的着陆台)。示例性掩埋型装置的栅极特征可以包括掩埋在基板的有源区域中的栅极沟槽中的填充凹槽的结构(在截面轮廓)。在实际应用中，字线130可以是截交多个相邻有源区的横向线性结构(例如，在例如图1的页面中水平延伸)。
在所示的实施例中，几个位线(bite lines,BL)堆叠特征140形成在装置区域110a上。在实际应用中，BL堆叠特征140可以是横向地延伸的线性结构(例如，延伸到图1的页面之内/之外)，其投影地截交(intercepts)于多条字线(例如，字线130)。在说明性实施例中，每个BL堆叠部件140包括BL接触(BL contact)141，BL导体142和BL帽盖(BL capping)143。BL导体142是存储单元选择装置的一部分，该存储单元选择装置通过BL接触141电连接到用作选择装置的源极的有源区112a。BL接触141可以由诸如多晶硅，金属或金属硅化物的导电材料制成。BL导体142可以包括诸如钨的导电材料。
如图1所示的实施例，半导体装置100可以是动态随机存取存储器(DRAM)装置。
在追求不断缩小的装置尺寸的过程中，发现半导体装置的特征尺寸的过度最小化可能会阻碍装置性能。举例来说，由于将BL堆叠特征140设计为更窄(即，具有较小的宽度W140)，所以可以减小BL导体142的横截面积。另一方面，BL导体142的电导品质与其截面积大致成比例。结果，变窄的BL导体142的电阻可能增加，使得装置性能受到不利影响。
为了减少这种影响，在某些情况下，可以增加变窄的BL导体142在垂直方向上的厚度(例如，厚度T142)，以补偿由于减小BL导体142的宽度W140而造成的横截面损失。因此，BL堆叠特征140沿垂直方向的厚度增加。作为不希望的结果，变窄的BL堆叠特征140所达到的高度可能使得其在随后的过程(诸如形成间隔物144的过程，间隔物144侧向覆盖BL堆叠特征140)中倾向于倾斜。
在满足维持装置性能的需求时，为了避免倾斜问题，需要仔细考虑BL厚度T142的设计。因此，BL导体142的厚度T142可以被设计为低于一个上限值。另外，由于BL帽143的厚度，BL导体142的厚度T142的上限可能进一步减小。举例来说，BL堆叠特征140的示例性制造过程的第一步是在基板110上顺序设置BL接触层，钨层和掩模层。随后可以对掩模层进行图案化以形成BL帽。然后，可以通过BL帽执行蚀刻工艺，使得钨层和BL接触层的暴露部分凹陷。BL帽143及下方的部分可定义BL堆叠特征140。在某些情况下，BL封盖143的厚度可能大到足以承受蚀刻过程中的蚀刻气体，尤其是用于蚀刻钨层的气体。考虑到BL帽143的厚度和BL堆叠特征140的倾斜问题，BL导体142的厚度T142的上限甚至可以更小。在这样的情况下，钨BL导体142的宽度W140的设计选择可能被进一步限缩。
图2示出了根据本公开的半导体结构200的区域截面图。在一些实施例中，半导体结构200可以用作存储装置的一部分。通过示例的方式，可以在示例性半导体结构200的顶表面上方顺序地形成多个装置层。几个部件，诸如着陆台(例如，着陆台150)，电容器(例如，电容器120)，上部金属线(例如，上部金属线170)和通孔(例如，通孔190)可以形成在所述多个装置层中。
在所示的实施例中，基板210包括在其上限定的单元区域210a和外围区域210b。在所示的实施例中，基板210的细节可以类似于图1所示的基板110的细节。
如图2所示，在单元区域210a中的各个有源区212上方形成几个位线堆叠特征240。位线堆叠特征240可以是横向横贯的线性结构(例如，延伸到例如图2的页面之内/之外)，其投影地截交多个字线230。每个位线堆叠特征240的两个侧壁表面由位线间隔部件250覆盖。在所示示例中，位线间隔部件250包括多层，例如可以包括氮化硅的内层251，可以包括氧化硅的中间层252以及可以包括的氮化硅外层253。
位线堆叠特征240包括在基板210上的位线接触241，在位线接触241上的缓冲衬层242，在缓冲衬层242上的位线导体243和在位线导体243上的帽盖层244。
位线接触241可以由诸如多晶硅的导电材料形成。
缓冲衬层242在其横截面中具有U形轮廓，该U形轮廓开口向上并限定了内表面242a。可以通过执行CVD沉积来形成缓冲衬层242。缓冲衬层242选择性地包括钛(titanium,Ti)、氮化钛(taitanium nitride,TiN)和氮硅化钛(taitanium silicon nitride,TSN)。例如，在一些实施态样中，缓冲衬层242包括钛(titanium,Ti)。在一些实施态样中，缓冲衬层242包括钛(titanium,Ti)、氮化钛(taitanium nitride,TiN)。在一些实施例中，缓冲衬层242的厚度约为
Figure GDA0003917930620000101
位线导体243设置在U形轮廓的内表面242a上。位线导体243具有顶表面243T，在所示的示例中，顶表面243T高于缓冲衬层242的顶边缘242T。在一些实施例中，缓冲衬层242的顶表面242T可以被位线导体243覆盖。位线导体243可以包括材料，其沉积在缓冲衬层242(即，包含Ti，TiN，TSN或它们的组合的层)上的速率快於沉积在间隔部件250(即包含氮化硅，氧化硅或其组合的层)上的速率。即，可以通过执行选择性沉积工艺来形成位线导体243。在一些实施例中，位线导体243可以选择性地包括钌(ruthenium,Ru)和钴(cobalt,Co)。
在一些实施例中，位线导体243的布置可以包括循环地执行原子层沉积(atomiclayer deposition,ALD)工艺和原子层蚀刻(atomic layer etching,ALE)工艺。在ALD工艺期间，可以将选择性地包括Ru和Co的材料主要地沉积在缓冲衬层242上。ALE工艺允许去除沉积在间隔部件250上的材料的单个原子层。
在相同的横截面积条件下，Ru或Co的电阻小于钨(W)的电阻。换句话说，由选择性地包括Ru和Co的材料制成的具有较小横截面积的位线导体243可以实现与钨的位线导体(例如，图1所示的位线导体142)相当的导电性能。这样，位线导体243可以形成得更窄，而无须增大厚度H1以致倾斜。在一些实施例中，位线导体243的横截面的面积在约75至1750nm2的范围内。在这样的实施例中，可以将由Ru制成的位线导体的宽度设计为在约5至25nm的范围内，该宽度比钨的位线导体窄。另外，位线导体243的厚度H1可以在大约15至70nm的范围内。
在一些实施例中，多个Ru/Co位线导体(例如，位线导体243)之间的特征间厚度变化(inter-feature thickness variation)在大约1％至5％之间。
在所示的示例中，栅极堆叠特征280形成在外围区域210b上方。在示出的示例中，位线堆叠特征240比，栅极堆叠特征280窄。栅极间隔部件290形成为覆盖栅极堆叠特征280的侧壁表面。
在示例性栅极堆叠特征280中，栅极导体281可以形成在栅极电介质285上。栅极层281可以由包括多晶硅的导电材料形成。在一些实施例中，栅极导体281和位线接触241可以在同一个过程中形成。
在所示的实施例中，在栅极导体281上形成缓冲衬层282。缓冲衬层282截面具有向上开口的U型轮廓，U型轮廓限定了内表面282a。缓冲衬层282可以选择性地包括Ti，TiN和TSN。在所示的实施例中，缓冲衬层282和缓冲衬层242可以在相同的沉积工艺中形成。相应地，栅极堆叠特征280的缓冲衬层282的高度H22可基本上等于位线堆叠特征240的缓冲衬层242的高度H2。栅极堆叠特征280的缓冲衬层282可以包括与位线堆叠特征240的缓冲衬层242相同的材料。
导电衬层283设置在缓冲衬层282a的U形轮廓的内表面282a上。导电衬层283可以包括Ru，Co或它们的组合。在所示的实施例中，导电衬层283和位线导体243可以在同一个的制造过程中形成。因此，位线导体243可以具有与导电衬层283基本处于相同水平的顶表面243T。此外，栅极堆叠特征280的导电衬层283可以包括与位线导体243相同的材料。
图3A-3M示出了根据本公开的一些实施例的半导体装置的示例性制造过程。
图3A示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。例如，图3A示出了在基板310上形成层堆叠320，基板310具有在其上限定的单元区域310a和外围区域310b。
层堆叠320的形成工艺可以包括在基板310的两个功能区域310a，310b上方依次形成导电层321、缓冲层322、第一伪置层323和掩模层324。在一些实施例中，导电层321可以包括多晶硅。在一些实施例中，缓冲层322可以包括氧化硅。第一伪置层323形成在层堆叠320的上部。在一些实施例中，第一伪置层323可以包括多晶硅。在所示的实施例中，所述第一伪置层323可以具有大约1200埃的厚度。掩模层324形成在层堆叠320的顶部。在一些实施例中，掩模层324可以包括氮化硅。
图3B示出了根据一些实施例的半导体结构的示例性制造工艺的过程。特别地，图3B示出了对层堆叠320进行图案化以在单元区域310a上方形成几个第一堆叠特征340(也称为堆叠特征340)，并且在外围区域310b之上形成第二堆叠特征380。在所示的示例中，第一堆叠特征340被图案化为具有比第二堆叠特征380更窄的横向宽度。堆叠特征340、380的形成可以包括在掩模层324上方形成光致抗蚀剂图案，然后通过掩模图案344、384来凹陷导电层321、缓冲层322、和第一伪置层323。在所示的实施例中，第一堆叠特征340包括：位线接触341，其与基板310保持电连接；在位线接触341上方的缓冲部分342；在所述缓冲部分342上方的第一伪置部分343(也可以称为第一伪置层343)，以及在所述第一伪部分343上的掩模图案344。
值得一提的是，掩模图案344和384不需要承受蚀刻钨层以形成如图1所示的位线接触142的工艺气体。因此，掩模图案344、384的厚度可以比图1所示的实施例的位线盖143的厚度小。结果，堆叠特征340、380更短并且在后续过程中较不可能倾斜。
图3C示出了根据一些实施例的半导体结构的示例性制造工艺的过程。特别地，图3C示出了多个第一间隔部件351(也称为间隔部件351)，多个第一间隔部件351(也称为间隔部件351)形成为分别覆盖所述第一堆叠特征340的两个侧壁表面。另外，第二间隔部件352形成为覆盖第二堆叠部件380的侧壁表面。在图3E所示的示例中，第一间隔部件351的布置可包括依次沉积包括氮化硅的内层351a，可以包括氧化硅的中间层351b，以及可以包括氮化硅的外层351c。在示出的示例中，内层351a的厚度可以是大约
Figure GDA0003917930620000131
中间层351b的厚度可以是大约
Figure GDA0003917930620000132
外层351c的厚度可以是大约
Figure GDA0003917930620000133
在示出的示例中，可以进一步形成层间电介质层360以填充第一间隔部件351和第二间隔部件352之间的间隙。层间电介质层360可以包括诸如HDP，TEOS和TOZ的氧化物材料。
图3D示出了根据一些实施例的半导体结构的示例性制造过程的阶段。参考图3D，去除堆叠特征340、380上的掩模图案344、384以暴露出第一伪置层(即，第一伪置部分323、383)。例如，可以应用化学机械抛光工艺，从而去除掩模图案344、384以及间隔部件351、352的顶部，所述顶部衬在掩模层324、384上。
图3E示出了根据一些实施例的半导体结构的示例性制造过程的阶段。参考图3E，堆叠特征340、380的第一伪置层(即，第一伪置部分343、383)和缓冲层(即，缓冲部分342、382)被凹陷，而定义了多个第一凹槽371和第二凹槽372。在所示的实施例中，第一凹槽371比第二凹槽372窄。
图3F示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。如图3F所示，缓冲衬层391被保形地(conformally)沉积并且延伸到每个凹槽371、372中。在所示的实施例中，在各个凹槽371、372中的缓冲衬层391包括一种或多种选自例如Ti，TiN和TSN的材料。可以通过执行CVD沉积来形成缓冲衬层391。
图3G示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。参照图3G，执行旋涂沉积工艺以用旋涂硬掩模(spin-on hard mask,SOH)材料392填充各个凹槽。
图3H示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。如图3H所示，使SOH材料392凹陷，使得SOH材料的其余部分392r的顶表面变得低于第一间隔部件351和第二间隔部件352的顶表面。SOH材料的其余部分392r(也称为第二伪置层392r)分别留在第一和第二凹槽371、372中的缓冲衬层391上。换句话说，第二伪置层392r的顶表面达到低于第一和第二间隔部件351、352的水平。在一些实施例中，SOH材料392r相对于在每个凹槽371、372中的缓冲衬层391具有蚀刻选择性。
图3I示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。如图3I所示，在各个凹槽371、372中的缓冲衬层391凹入。在所示的实施例中，以相同的工艺来凹陷各个凹槽371、372中的缓冲衬层391。因此，在各个凹槽371、372中的缓冲衬层391的顶部边缘可以基本处于相同水平。
在一些实施例中，可以利用包括诸如过氧化氢(H2O2)的蚀刻溶液来执行湿蚀刻工艺，使得缓冲衬层391凹陷。由于第二伪置层392r和缓冲衬层391之间的蚀刻选择性的差异，相应凹槽371、372中的被蚀刻的缓冲衬层391的高度可以达到接近但不相同于第二伪置层392r的高度。在一些实施例中，在相应的凹槽371、372中的被凹陷的缓冲衬层391的顶边缘低于相邻的第二伪置层392r的顶表面。
图3J示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。参照图3J，第二伪置层392r被去除，以从相应的凹槽371、372暴露出被凹陷的缓冲衬层391。在一些实施例中，第二伪置层392r可以通过执行灰化工艺被去除。
图3K示出了根据一些实施例的半导体结构的示例性制造工艺的阶段。如图3K所示，金属材料沉积在相应的凹槽371、372中，以分别在第一间隔部件351和第二间隔部件352之间形成位线导体393a和导电衬层393b。
由于材料的表面特性，与间隔部件351、352(包含氮化硅，氧化硅或其组合的层)相比，金属材料可以以更高的速率沉积在相应的凹槽371、372中的缓冲衬层391(包括Ti，TiN，TSN或其组合的层)上。即，位线导体393a和导电衬层393b可以通过选择性沉积工艺形成。在一些实施例中，位线导体393a和导电衬层393b可以选择性地包括Ru和Co。
在一些实施例中，位线导体393a和导电衬层393b的布置可以包括循环ALD过程和ALE过程。在ALD工艺期间，金属材料(例如，Ru和/或Co)可以主要沉积在缓冲衬层391上。另一方面，ALE工艺允许去除相对较慢的沉积在间隔部件351、352的金属材料的各个原子层。
在所示示例中，位线导体393a的顶表面的高度高于凹槽371、372中的被蚀刻的缓冲衬层391的顶部边缘。在一些实施例中，位于凹槽371、372中的被蚀刻的缓冲衬层391的顶部边缘可以分别由位线导体393a和导电衬层393b覆盖。
在所示的实施例中，导电衬层393b和位线导体393a可以在相同的过程中形成。这样，位线导体393a的顶表面可以与导电衬层393b的顶表面基本处于同一水平。另外，导电衬层393b可以包括与位线导体393a相同的材料。
如之前所讨论的，可以将位线导体393a形成为具有比钨位线导体窄的横向宽度，而不需要使厚度H(示于图3K)增加(这是导致位线的倾斜问题的原因之一)。例如，位线导体393a的横截面的面积可以在大约75至1750nm2的范围内。在这样的实施例中，由Ru制成的位线导体393a的宽度可以被设计为在大约5到25nm的范围内。在所示的实施例中，位线导体393a的厚度H在15至70nm的范围内。
在一些实施例中，多个位线导体393a之间的厚度变化在大约1％至5％的范围内。使SOH材料392凹陷以形成剩余部分392r的过程(图3H中所示)和选择性沉积位线导体393a的过程可以共同促成在位线导体393a之间的厚度变化。然而，在字线结构中掺入低电阻材料，例如Ru和Co，基本上抵消了位线导体393a之间的厚度变化。
如图3L所示，栅极导体394设置在第二凹槽372中的导电衬层393b上。在一些实施例中，栅极导体394可以包括钨。
如图3M所示，其示出了帽盖层(cap layers)395被形成为覆盖位线导体393a。帽盖层395可以包括氮化硅。帽盖层的形成可以包括填充材料在第一凹陷371中，并且回蚀该材料在该单元区域310a内的部分，该材料具有氮化硅。
在一些实施例中，层间电介质层360的在第一间隔部件351之间的部分可以进一步由诸如多晶硅的导电材料代替，该导电材料在其上的着陆台与其下的有源区域之间形成垂直的电子路径。
因此，本公开的一个方面提供了一种半导体结构，包括：基板，具有在其上的限定单元区域和外围区域；位线堆叠特征，在所述单元区域中的有源区上，所述位线堆叠特征包括缓冲衬层(buffer liner)、位线导体、帽盖层，缓冲衬层的横截面具有向上开口的U形轮廓并限定了内表面，位线导体布置在所述U形轮廓的内表面上，帽盖层在所述位线导体上；以及位线间隔部件，覆盖所述位线堆叠特征的侧壁表面。
在一些实施例中，半导体结构还包括栅极堆叠特征及栅极间隔部件。所述栅极堆叠特征在所述外围区域上，其包括:栅极电介质，在所述基板上；缓冲衬层，在所述栅极电介质上，所述缓冲衬层横截面具有向上开口的U形轮廓并限定了内表面；导电衬层，布置在所述缓冲衬层的U形轮廓的内表面上；以及栅极导体，形成在导电衬层上。所述栅极间隔部件覆盖在所述栅极堆叠特征的侧壁表面。所述栅极堆叠特征的缓冲衬层的高度基本上等于所述位线堆叠特征的缓冲衬层的高度。
在一些实施例中，所述位线导体选择性地包括钌(ruthenium,Ru)和钴(cobalt,Co)。
在一些实施例中，所述位线导体的厚度在约15至70nm的范围内。
在一些实施例中，所述位线导体的横截面的面积在约75至1750nm2的范围内。
在一些实施例中，所述位线堆叠特征的缓冲衬层的厚度在为
Figure GDA0003917930620000171
在一些实施例中，所述位线导体的顶表面与所述栅极堆叠特征的导电衬层的顶表面基本处于同一水平。
在一些实施例中，所述位线导体包括与栅极堆叠特征的导电衬层相同的材料。
在一些实施例中，所述位线堆叠特征的缓冲衬层包括与所述栅极堆叠特征的缓冲衬层相同的材料。
在一些实施例中，所述位线导体的顶表面的高度高于所述位线堆叠特征的缓冲衬层的顶部边缘。
在一些实施例中，所述位线堆叠特征的缓冲衬层选择性地包括氮化钛(taitaniumnitride,TiN)和氮硅化钛(taitanium silicon nitride,TSN)。
因此，本公开的一个方面提供了一种方法，该方法包括：在具有单元区域和外围区域的基板上形成层堆叠，所述层堆叠的上部包括第一伪置层(dummy layer)；对所述层堆叠进行图案化以在所述单元区域上方形成第一堆叠特征，在外围区域上方形成第二堆叠特征，其中所述第一堆叠部件比所述第二堆叠部件窄；形成覆盖所述第一堆叠特征的侧壁表面的第一间隔部件，以及形成覆盖所述第二堆叠特征的侧壁表面的第二间隔部件；去除所述第一叠层特征和所述第二叠层特征的第一伪置层，以在所述第一间隔部件和所述第二间隔部件之间分别限定第一凹槽和第二凹槽，其中，所述第一凹槽比所述第二凹槽窄；在每个所述凹槽中沉积缓冲衬层；在所述第一和第二凹槽中分别在缓冲衬层上形成第二伪置层，其顶表面的高度低于所述第一和第二间隔部件的高度，其中所述第二伪置层相对于每个所述凹槽中的缓冲衬层具有蚀刻选择性；在相应的所述凹槽中使所述缓冲衬层凹陷，使得相应的凹槽中的缓冲衬层达到与第二伪置层的高度基本相等的高度；去除第二伪置层，以暴露出各个所述凹槽中的缓冲衬层；在各个所述凹槽中选择性地(selectively)沉积金属材料，以在所述第一间隔部件之间形成位线导体，并在所述第二间隔部件之间形成导电衬层；和在所述第二凹槽中的导电衬层上沉积栅极导体。
在一些实施例中，所述分别在所述第一凹槽和所述第二凹槽中形成所述第二伪置层包括：进行旋涂沉积以用旋涂硬掩模(spin-on hard mask,SOH)材料填充各个凹槽；以及使所述SOH材料凹陷，使得所述SOH材料的其余部分的顶表面低于所述第一间隔部件和所述第二间隔部件的顶表面。
在一些实施例中，所述金属材料选择性地包括钌(ruthenium,Ru)和钴(cobalt,Co)。
在一些实施例中，所述位线导体的厚度在约15至70nm的范围内。
在一些实施例中，所述位线导体的横截面的面积在约75至1750nm2的范围内。
在一些实施例中，所述位线堆叠特征的缓冲衬层选择性地包括氮化钛(taitaniumnitride,TiN)和氮硅化钛(taitanium silicon nitride,TSN)。
在一些实施例中，其中形成所述层堆叠包括：在所述基板上形成导电层；在所述导电层上形成缓冲层；和在所述缓冲层上形成第一伪置层。
因此，本公开的一个方面提供了一种方法，该方法包括：在基板上形成层堆叠，该叠层在其上部包括第一伪置层；图案化所述层堆叠以形成堆叠特征；形成覆盖堆叠特征的侧壁表面的间隔部件；去除所述堆叠特征的第一个伪置层，以在所述间隔部件之间限定凹槽；在所述凹槽中沉积缓冲衬层；在所述缓冲衬层上形成第二伪置层，其顶表面的高度低于所述间隔部件的水平，其中所述第二伪置层相对于所述缓冲衬层具有蚀刻选择性；使所述缓冲衬层凹陷，使得所述缓冲衬层的高度基本等于所述第二伪置层的高度；去除所述第二伪置层以露出所述缓冲衬层；在所述凹槽中选择性地沉积金属材料，以形成在间隔部件之间具有厚度的位线导体；和形成覆盖所述位线导体的帽盖层(cap layer)。
在一些实施例中，所述形成所述第二伪置层包括：进行旋涂沉积以用旋涂硬掩模(SOH)材料填充所述各个凹槽；和使SOH材料凹陷，使得SOH材料的剩余部分的顶表面低于所述间隔部件的顶表面。
以上示出和描述的实施例仅是示例。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (7)

1.一种半导体结构的制造方法，其特征在于，包括：
在具有单元区域和外围区域的基板上形成层堆叠，所述层堆叠的上部包括第一伪置层；
对所述层堆叠进行图案化以在所述单元区域上方形成第一堆叠特征，在外围区域上方形成第二堆叠特征，其中所述第一堆叠特征比所述第二堆叠特征窄；
形成覆盖所述第一堆叠特征的侧壁表面的第一间隔部件，以及形成覆盖所述第二堆叠特征的侧壁表面的第二间隔部件；
去除所述第一堆叠特征和所述第二堆叠特征的第一伪置层，以在所述第一间隔部件之间限定第一凹槽、以及在所述第二间隔部件之间限定第二凹槽，其中，所述第一凹槽比所述第二凹槽窄；
在所述第一凹槽和所述第二凹槽中沉积缓冲衬层；
在所述第一凹槽和所述第二凹槽中分别在缓冲衬层上形成第二伪置层，所述第二伪置层的顶表面的高度低于所述第一间隔部件和所述第二间隔部件的高度，其中所述第二伪置层相对于所述缓冲衬层具有蚀刻选择性；
在相应的所述第一凹槽和所述第二凹槽中使所述缓冲衬层凹陷，使得相应所述第一凹槽和所述第二凹槽中被蚀刻的缓冲衬层与第二伪置层的高度基本相等；
去除第二伪置层，以暴露出各个所述第一凹槽和所述第二凹槽中被凹陷的缓冲衬层；
在各个所述第一凹槽和所述第二凹槽中选择性地沉积金属材料，以在所述第一间隔部件之间形成位线导体，并在所述第二间隔部件之间形成导电衬层；和
在所述第二凹槽中的导电衬层上沉积栅极导体。
2.如权利要求1所述的制造方法，其特征在于，
其中，所述位线导体包括钌或钴。
3.如权利要求2所述的制造方法，其特征在于，
其中，所述位线导体的厚度为15-70nm。
4.如权利要求3所述的制造方法，其特征在于，
其中，所述位线导体的横截面的面积为75-1750nm2。
5.如权利要求1所述的制造方法，其特征在于，
其中，所述位线导体的顶表面与所述导电衬层的顶表面基本处于同一水平。
6.如权利要求2所述的制造方法，其特征在于，
其中，所述位线导体包括与导电衬层相同的材料。
7.如权利要求1所述的制造方法，其特征在于，
其中，所述位线导体的顶表面的高度高于所述缓冲衬层的顶部边缘。
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