CN112786527B - 半导体结构及其制造方法 - Google Patents

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Abstract

公开了一种半导体结构及其制造方法。该半导体结构包括一互连结构，该互连结构包括：在基板上方彼此分开且邻近地布置的多个导电特征；在所述多个导电特征之上和之间共形地形成的衬垫，以在相邻的一对导电特征之间界定具有第一深度的沟槽，其中，水平覆盖在所述导电特征的各个顶表面上的所述衬垫的厚度小于垂直覆盖在所述导电特征的各个侧壁上的所述衬垫的厚度；及在所述导电特征的顶表面上的衬垫上的介电层，其中，所述介电层密封所述沟槽，且在与所述沟槽相邻的一对导电特征之间形成空隙。

Description

半导体结构及其制造方法
技术领域
本公开涉及半导体装置之制造，更具体地，本公开提供一种用于增强半导体器件电气特性的互连结构。
背景技术
随着集成电路(IC)的发展，对更高的器件密度和操作速度的需求已成为本领域技术人员永无止境的追求。随着互连结构中特征密度的增加，不可避免地会产生寄生电容效果，并负面地影响器件性能。
多孔结构的介电常数可以显着低于常规介电材料。用相同厚度的低κ介电材料代替传统的二氧化硅可以显着地降低寄生电容，从而实现更快的开关速度和更好的散热。然而，若在器件中采用空隙，则会产生结构完整性的问题。
发明内容
根据一实施例，本公开的一个方面提供了一种方法，其包括：在基板上方的下部器件层上形成第一介电层；在所述第一介电层上形成第二介电层，所述第二介电层具有与所述第一介电层不同的蚀刻选择性；图案化所述第二介电层，以在其中形成多个暴露所述第一介电层的线性凹槽特征，所述多个线性凹槽特征具有以预定间隔彼此并排延伸的部分；在所述第二介电层中的线性凹槽特征的暴露表面上，大体上共形地设置具有与所述第二介电层不同蚀刻选择性的第一衬垫；在所述多个线性凹槽特征中，通过选择性地去除第一衬垫的水平覆盖以暴露所述下部器件层且形成衬垫垂直覆盖；将导电材料设置在所述多个线性凹槽特征的暴露区域中，以形成多条在相应侧壁表面具有所述第一衬垫的衬垫垂直覆盖的导线；去除所述导线之间已图案化的第二介电层，以在相邻导线之间形成相应的沟槽；在所述导线上共形地设置第二衬垫，以在其相应侧壁表面上增加衬垫垂直覆盖的厚度；及执行物理气相沉积(PVD)工艺，以将介电材料设置在所述第二衬垫上，以密封所述沟槽并在相邻导线之间形成空隙。
根据一实施例，本公开的另一方面提供了一种互连结构，该互连结构包括：多个分开且彼此相邻布置在基板上的导电特征；共形地形成于所述多个导电特征上方和之间的衬垫，所述衬垫在相邻成对的导电特征之间界定具有第一深度的沟槽，其中，所述导电特征的顶表面上相应的水平覆盖衬垫的厚度小于所述导电特征相应侧壁的垂直覆盖衬垫的厚度；及所述导电特征顶表面上的衬垫上的介电层，其中，所述介电层密封相应的所述沟槽并在相邻成对的导电特征之间形成空隙。
根据一实施例，本公开的另一方面提供了一种互连结构，该互连结构包括：基板上方的多个导线，所述多个导线具有以预定间隔彼此并排延伸的部分；共形地形成于所述多个导线上方和之间的介电质衬垫，所述介电质衬垫在相邻成对的导线之间界定具有第一深度的沟槽，其中，所述导线的顶表面上相应的水平覆盖的介电质衬垫的厚度小于所述导线相应侧壁的垂直覆盖的介电质衬垫的厚度；所述导线顶表面上的介电质衬垫上的介电层，其中，所述介电层形成延伸进入所述沟槽且密封相应沟槽的拱形结构，并界定在相邻成对的导线之间的空气通道。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1示出了根据本公开的一些实施例的半导体器件的区域截面图；
图2示出了根据本公开的一些实施例的互连结构的示意性区域截面图；
图3-13示出了根据本公开的一些实施例的在制造过程的各个阶段期间的中间结构；
图14-15示意性地示出了根据本公开的一些实施例的互连结构的区域放大截面图；及
图16示出了相对于导电特征之间，间隔和升起与沟槽深度比之间的比例曲线图。
主要元件符号说明
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具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
以下描述将参考附图以更全面地描述本公开内容。附图中所示为本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应所述被解释为限于在此阐述的示例性实施例。提供这些示例性实施例是为了使本公开透彻和完整，并且将本公开的范围充分地传达给本领域技术人员。类似的附图标记表示相同或类似的组件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图16对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的组件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1示出了根据本公开的一些实施例的半导体器件的区域截面图。示例性器件包括基板100，其上形成多层集成电路器件和特征。为了说明简单和清楚起见，示例性器件的一些细节/子组件在本图中未明确标记。
基板100可以包括晶体硅基板。根据设计要求，基板可以包括各种掺杂区域(例如：p型基板或n型基板)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF2；n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板100可以由其他合适的元素半导体制成，例如金刚石或锗；合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe、SiGeSn、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(epi-layer)和/或可以包括绝缘体上硅(SOI)结构，例如硅晶体管结构在绝缘体之上(SOI)结构、绝缘体上的SiGe(SiGeOI)、绝缘体上的Ge(GeOI)等。
几个功能区域可以在基板上方横向布置(例如：如图1所示在页面上水平布置)。举例来说，图1示出了示例性器件的基板，该基板包括界定在其上的两个共面布置的功能区域，例如，单元区域110和外围区域120。在所示的示例中，单元区域110提供了空间以容纳动态随机存取存储器(DRAM)器件的有源电路组件(例如：选择晶体管，即栅极结构112)和无源电路组件(例如：存储组件，如存储电容器116)。同时，外围区域120容纳用于支持DRAM操作的各种功能的电路组件，如读出电路、解码器电路和放大器电路。基于不同的设计规则，不同的功能区域可以包括不同关键尺寸的电路组件。不同功能区域中的器件可以被设计在不同的操作要求(例如：不同的电压范围)下运行。具有不同特征尺寸的器件可以被布置在基板(例如：电路芯片)的同一平面上，以实现更高的集成度，从而减少信号路径并增强器件性能。
单元区域可以包括存储单元的阵列。每个存储单元通常包括位存储组件(例如：存储电容器116)和选择组件(例如：晶体管，即栅极结构112)。单元可以采用合适的单元架构，例如1-T单元格式(如本示例中所示)或其他类型的单元布置(诸如3T单元布置，未示出)。所示器件的单元区域110具有两个栅极结构112，该两个栅极结构112嵌入(掩埋)在基板100的顶表面下方位于隔离特征111之间的有源区域中(例如：浅沟槽隔离(STI)结构)。在一些实施例中，有源区域可以是凸起的岛结构(相对于基板其它较低的表面)，其包括细长的条形架空轮廓并被隔离结构(例如：STI结构，即隔离特征111)围绕。在一些实施例中，有源区可以相对于字线的行进方向(例如，栅极结构112的延伸方向，在所示示例中为页面内/页面外的方向)有角度地倾斜布置。折叠/偏移布局之中倾斜布置的有源区域可以允许更多的单元被封装在同一区域中，同时在它们之间保持足够的距离，从而在减小单元间干扰(例如串扰)的同时实现了更高的器件密度。
栅极结构112可以是存储单元选择器件的一部分，如掩埋沟道阵列晶体管(BCAT)。在示出的示例中，有源区域(界定在一对隔离特征111之间的区域)包括一对栅极结构112。一对栅极结构112又分别对应于一对BCAT，其源极/漏极(S/D)区域分别连接到接触插塞(contact plug)(例如：接触插塞/通孔114)。接触插塞114实现选择晶体管(例如：BCAT)与存储电容器116的下电极116L之间的电连接(例如：通过未特别标记的接触垫)。示例性掩埋型器件的栅极结构112可以包括嵌入/掩埋在有源区域的栅极沟槽中的凹陷填充结构(于截面轮廓中)。在DRAM应用中，栅极结构112可以是横向穿过的线性结构(例如：图1页面之内/之外的延伸)，其交错多个相邻的有源区域(并用作为存储器件的字线(word line))。
栅极结构112包括嵌入在有源区域中的栅极沟槽的下部(例如，部分填充)的栅电极(未标记)。栅电极可以包括一种或多种导电材料，如掺杂的多晶硅，或金属材料，如钨、钌和钴。栅极结构112还包括栅极绝缘衬垫，所述衬垫铺于沟槽的底部，并且布置在栅电极和有源区的半导体材料之间。栅极绝缘衬垫可以是共形形成的绝缘层，其覆盖栅极沟槽的内侧壁。栅极绝缘衬垫可以由诸如氧化硅、氮化硅、氮氧化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括，例如，氧化铪、氧化铝或氧化钛。高K介电材料可用于互补(式)金属栅电极，以增强场效应晶体管的性能。在一些实施例中，栅极结构112可以进一步包括阻障衬垫，该阻障衬垫共形地设置在栅极绝缘衬垫和栅电极之间。栅极阻障衬垫可以包括阻障金属化合物，如氮化钨(WN)、氮化钛(TiN)或氮化钽(TaN)。
为了追求不断缩小的器件尺寸，利用掩埋型晶体管作为选择器件可以确保延长的通道长度(例如：从接触插塞114下方的S/D区域垂直向下直至栅极结构112的底部尖端，然后横向跨到掩埋栅电极的尖端，并返回到相邻接触插塞下对应的S/D区域)，从而实现较高的器件密度，同时减轻了伴随的短通道效应。尽管如此，可以使用其他结构架构的选择器件。例如，在一些实施例中，平面通道器件或凸起通道多栅器件(例如：鳍型场效应晶体管(FINFET))也可以用作存储单元的选择器件。
在所示的实施例中，在有源区域中成对的相邻栅极结构112之间(在STI结构，即隔离特征111之间)界定了共享的S/D区域。在一些实施例中，位线113被布置在共享的S/D区域上，其形成在栅极结构112和有源区域的中心区域之间(在STI结构，即隔离特征111之间)。如图所示，位线113可以是线性导电结构，该线性导电结构在页面内/页面外延伸，并且电连接在多个有源区域的相应中心区域的多个S/D区域(例如：多个活动区域的相应S/D区域被成排布置；在当前区域横截面视图中未显示)。
接触插塞114可以形成在有源区域上方并穿过有源区域上方的介电层(例如：层间介电质，Inter Layer Dielectric，ILD)，从而建立从基板100表面到堆叠在有源区域上方的器件上层的垂直导电路径。在一些实施例中，接触插塞114可以用作能够与存储组件的下电极(例如，存储电容器116的下电极116L)进行垂直电连接的存储节点通孔/插塞。介电层可以由诸如硅的氧化物或氮化物的材料制成。在一些实施例中，介电层可以包括(例如：介电常数低于3.9)低K材料。接触插塞114可以由一种或多种金属或非金属导电材料制成，如多晶硅、钨、铝等。
可以在介电层117中的接触插塞114上方(例如：在插塞上方的相应接触垫上方)形成存储组件(如存储电容器116)。存储电容器116包括下电极116L、上电极116U和布置在上电极和下电极之间的电容器介电质116D。
可以在接触插塞114上方提供分离层115，经此形成存储电容器116的下电极(例如：下电极116L)以建立与接触插塞114的电连接。分离层115可以包括氮化物材料，例如：氮化硅，并且在电容器结构的制造过程中作为蚀刻停止层。注意，术语“下”电极是之于基板表面的相对性描述，仅便于参考，而不应将其解释为对器件定位的不适当限制。接触插塞114在选择器件(例如：晶体管，即栅极结构112)的源极/漏极区域与存储组件的下电极(例如：下电极116L)之间提供垂直导电路径。
在一些实施例中，下电极116L可以是具有高纵横比(即，高的深度与宽度之比)的圆柱形导电结构，其对应于高的向上开口的U形截面轮廓(如本示例所示)。在一些实施例中，导电结构的横向宽度可以是几十纳米的规模，例如：具有约40nm的关键尺寸。在一些实施例中，下电极116L的纵横比可以在大约10至40的范围内。下电极116L可以由一种或多种导电材料制成的共形导电膜所形成，如多晶硅、SiGe、BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCo((La、Sr)CoO3)、TiN、TiAlN、TaN、TaAlN、W、WN、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、SRO(SrRuO3)。
电容器介电质116D可以是共形形成的层，其包括氮化物、氧化物、金属氧化物或其组合。例如：电容器介电质116D可以包括单层或多层薄膜，该薄膜由氮化硅、氧化硅、金属氧化物(例如：HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)、钙钛矿介电质材料(例如：STO(SrTiO3)、BST((Ba、Sr)TiO3)、BaTiO3、PZT和PLZT或它们的组合所形成。在一些实施例中，可以使用高K介电材料来增强电容器的性能，例如：在给定电极表面积内增强电容器的电容。
上电极116U可以由一种或多种导电材料形成，例如掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。例如，上电极116U可以由包括BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCo((La、Sr)CoO3)、TiN、TiAlN、TaN、TaAlN、W、WN、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、SRO(SrRuO3)，以上合适材料的罗列仅是示例性的而不是详尽的。
可以在上电极116U上额外的金属间介电层中形成额外的导电特征，如互连特征118和119，以实现电路组件之间的互连。所示实施例示意性地示出了具有不同特征密度的三个区域：具有小的特征间隔的高密度区域A；具有较大特征间隔的中等密度区域B；及，具有分离特征图案的低特征密度区域C。
随着设备集成度的增加，特征密度也增加。举例来说，若将现代半导体器件与先前技术相比，互连特征(例如：标示118/119/129的平面互连组件，或标示114/124/126/128的垂直互连组件)之间的特征密度大大增加了。这样，不仅其特征尺寸缩小，特征间距/间隔也减小。金属间介电层中密集聚集的互连图案可能导致不利的串扰或寄生效应。
在一些实施例中，可以在互连特征之间并入空隙(例如：空气间隙)以减轻上述不良影响。由于空气具有非常低的介电常数(约1.00000)，因此结构中的空气间隙可以提供低至约1.00059的等效介电常数。因此，多孔结构的介电常数可以显着低于常规的金属间介电质。在本实施例中，在区域A和B中的相邻导电特征之间产生空气间隙，以提供减小的区域介电常数。通常，在工艺允许的情况下，最大的空气间隙尺寸和均匀的空气间隙轮廓(例如：相同的空气间隙宽度和高度)可以为减少串扰提供增强的结果。
另一方面，区域C中的分离特征由于其分离性质而可能不需要进一步降低局部介电常数。要注意的是，术语“空气间隙”通常是指在特定区域中不存在材料填充(由此形成具有空隙的结构)，并且不一定暗示其中有气态内容物。在一些实施例中，互连特征之间的空隙可以大体上被一种或多种惰性气体如气态氩气或氮气填充。在一些实施例中，互连特征之间的空隙(空气间隙)可以是大体上真空的。
外围区域120可以包括以隔离特征(例如：STI结构，即隔离特征121)在横向上分开的各种有源器件区域。有源区域可以包括构成外围辅助电路(例如：读出、解码器或放大器电路)的有源电路组件(例如：晶体管)。在有源区域上方可以存在上部器件间层如介电层127，借其可以提供接触插塞/通孔124以实现从基板100的表面到更高器件层的垂直信号传导。接触插塞124可以用与单元区域110中类似的方式连接到其上方对应的接触垫(未具体标记)。
在当前示出的实施例的接触插塞124上方是介电层127，通过该介电层127形成一个或多个高纵横比的互连特征(例如：接触通孔126)。在一些实施例中，接触通孔126的纵横比可以具有大约10至40的范围。在一些实施例中，介电层127可以是(至少部分地)介电层117从单元区域110的横向延伸。在一些实施例中，设计规则使器件可以在外围区域120中采用比单元区域110更大的特征尺寸。在一些实施例中，外围区域120中的有源电路组件被设计为以较单元区域110更高的电压工作。
单元区域110和外围区域120两者中的高纵横比特征通常通过自上而下的方式形成，如蚀刻。高纵横比特征的蚀刻通常通过一个或多个相对较厚的器件层(例如：层间介电质，即介电层117和127)进行。随着蚀刻工艺进行到介电层的更深处，蚀刻轮廓的残留和狭窄的形貌使得去除材料随着深度的增加变得更加困难。因此，高深宽比特征经常导致锥形的蚀刻轮廓。有时，这种高纵横比特征的锥角可能偏离相对于基板表面的法线方向。在一些应用中，大体上锥形的特征轮廓可能会抑制器件性能。
例如，高纵横比互连特征(例如：通孔/插塞，即介电层127)的电导质量与其横截面积有关。锥形蚀刻轮廓导致减小的横截面面积(例如：在插塞的下部)，这导致电阻增加。类似地，电容器(例如：存储电容器116)的性能与电极的表面积成比例地相关。尽管高纵横比轮廓可以提供增加的存储电容器116工作效率，但是电容器结构中的锥形特征轮廓(相对于基板的法线，例如：较宽的顶部、较窄的底部)仍不能使电极表面积最大化，从而削减器件性能。因此，在一些实施例中，可以利用特殊的工艺布置和技术来产生具有相对于基板主表面大体呈直角(垂直)的侧面/侧壁轮廓的高纵横比特征。
图2示出了根据本公开的一些实施例的半导体器件的示意性区域截面图。具体而言，图2示出了根据本公开的一些实施例的半导体器件中的互连结构的区域截面图。一方面，互连结构可以包括设置在器件区域上方的金属间介电层(IMD)中的导电特征，如位于单元区域110上方的下IMD层中的互连特征118，以及在单元区域110和外围区域120上方的上部IMD层中对应设置的互连特征119和129(如图1所示)。
如图2所示，示例性互连结构包括在基板(例如：如图1所示的基板100)上方的多个导电特征204。导电特征204可以是彼此相邻地分开布置的互连部件。在一些实施例中，导电特征204可以包括水平横向导线的一部分(例如：相对于基板的主表面)，其使得能够在不同电路组件之间进行横向信号传导。
导电特征204可以布置在基板上的器件区域上方，并且电连接来自下层的互连特征(例如：垂直互连组件)，如形成在下介电层201中的接触插塞/通孔202。接触插塞/通孔202可以包括一种或多种金属材料，并且可以进一步包括在接触插塞/通孔202和下介电层201之间形成的侧壁衬垫203。侧壁衬垫203可以包括促进金属特征(例如：接触插塞/通孔202)和介电材料(例如：下介电层201)彼此粘附的一种或多种材料，以及可以防止金属材料扩散到金属间介电层中。
衬垫206共形地形成在多个金属特征之上和之间，并且在相邻的一对金属特征之间界定具有第一深度(d1)的沟槽。衬垫206可以包括复合结构，即至少部分地由一个以上的衬垫层(例如：多个子衬垫层)形成。子衬垫层可以包括大体相同的材料或具有相似特性的介电质。导电特征204的各个顶表面上相应的衬垫的水平覆盖(例如：206H)的厚度(t1)小于导电特征204相应侧壁的衬垫的垂直覆盖(例如：206V)的厚度(t2)。
介电层207在导电特征204的顶表面上方的衬垫206上形成。介电层207密封相应的沟槽并在相邻成对的导电特征204之间形成空隙(例如：空气间隙)209。
虽然在器件结构(例如，如图2所示的互连结构)中区域性地结合空气间隙可以显着减小寄生电容并获得更好的器件性能，但是在空隙区域缺乏结构支撑可能会带来额外的制造挑战。一方面，在经受诸如化学机械抛光的制造过程时，空气间隙区域处的结构可能更易于发生结构损坏(例如：分层/塌陷)及/或化学污染问题。
在一些实施例中，衬垫206包括一个或多个介电材料的层/子层，其相对于下介电层201具有蚀刻选择性。在一些实施例中，衬垫206可以通过诸如等离子体增强化学气相沉积(PECVD)和原子层沉积(ALD)技术的沉积方法来制备。在一些实施例中，下介电层包括氧化硅介电质(例如：SiH4、通过等离子体增强化学气相沉积/PECVD、原子层沉积/ALD或旋涂介电质/SOD方法制备的TEOS氧化物材料)，而衬垫206可包括含氮介电质如SiN、SiCN、SiON等。
在一些实施例中，衬垫206包括具有抗扩散特性的介电质材料的一个或多个层/子层。例如，当导电特征204大体包括如铜的低电阻金属材料时，衬垫206中的阻障材料可以帮助牵制活性铜材料，并防止铜扩散到周围的介电质结构中，例如：因为电迁移效应。在一些实施例中，衬垫206中的抗扩散阻障层包括氮基介电质如SiN、SiCN、SiON或其组合。在一些实施例中，衬垫206具有大于3nm的厚度(例如：平均或区域厚度)。
在图示的实施例中，衬垫的侧壁覆盖部分(例如：垂直覆盖206V)的厚度大于其顶部覆盖部分(例如：水平覆盖206H)的厚度。在一些实施例中，衬垫206的沟槽底部部份(例如：相邻的导电特征204之间的底部衬垫部分的厚度为t3)具有比其顶部覆盖部分(例如：水平覆盖206H)更大的厚度。在一些实施例中，衬垫的水平覆盖206H可具有约2nm-5nm的厚度。在一些实施例中，衬垫的垂直覆盖206V可具有约4nm-10nm的厚度。在一些实施例中，衬垫的水平覆盖206H与衬垫的垂直覆盖206V之间的厚度比在约0.3至0.7的范围内。衬垫206的垂直覆盖206V的增加厚度为上方的密封介电层207提供了额外的物理支撑，从而增强了空隙209周围区域的结构完整性。
在一些实施例中，互连结构可以在基板上包括多条导线(例如：具有如图2中的导电特征204所示的横截面轮廓)。导线可以是具有以预定间隔P(例如：导线之间的间隔距离)彼此并排延伸的部分的金属线。在一些实施例中，导线可包括种子层205，该种子层205具有在其与介电质的衬垫(例如：衬垫206)的界面处的侧壁和底表面周围形成的U形截面轮廓。种子层205可以是通过例如物理气相沉积(PVD)、CVD、ALD制备的薄层，并且包含诸如TiN、Ta、TaN、Cu、CuMn、Co、Ni、Ag、Au、Pt等的金属材料，以用于促进导体沉积进而形成导线(例如：通过随后的电极电镀工艺)。在一些实施例中，种子层包括与形成/填充金属线相同的导电材料，因此在最终的器件结构中可能变得不可观察。
此外，互连结构包括在多条导线上方和之间共形地形成的介电质的衬垫(例如，衬垫206)。这样，在相邻成对的金属线之间界定了具有第一深度d1(例如：线之间的沟槽的高度)的沟槽。导线的各个顶表面上相应衬垫的水平覆盖(例如：水平覆盖206H)具有的厚度小于金属线相应侧壁的衬垫的垂直覆盖(例如：206V)的厚度。互连结构还包括在导线的顶表面上方的介电质的衬垫上形成的介电层(例如：密封层，即介电层207)。介电层形成拱形结构，该拱形结构延伸并密封相应的沟槽，并在相邻成对的金属线之间界定空气通道(例如：空隙209)。根据本公开的互连结构的结构布置的进一步细节将在后面的部分中进行讨论，例如：关于对应图14和15的实施例。
图3-13示出了根据本公开的一些实施例在制造过程的各个阶段期间的中间结构。此外，子图(A)、(B)和(C)分别对应于在不同特征密度的区域中所形成的互连结构，如图1中所示的区域A、B和C。例如，子图3(A)对应于具有高特征密度的区域；子图3(B)对应于特征分离较宽的区域；而子图3(C)对应于具有分离特征图案的低密度区域。
图3示出了在示例性制造过程中根据本公开的半导体器件的中间结构区域图。在所示的过程中，在基板上方的下部器件层300(例如：下部器件层可以包括介电层301和在其中形成的垂直互连特征302)上形成第一介电层306(其对应于各个密度区域A、B和C上的相应部分306a、306b和306c)。在一些实施例中，可以通过PECVD或ALD沉积方法来制备第一介电层306。
第二介电层310(其对应于各个密度区域A、B和C上的相应部分310a、310b和310c)随后设置在第一介电层306上。第一介电层306与第二介电层310相比可以是薄的且具有蚀刻选择性，并用作随后的互连形成工艺的蚀刻停止层(ESL)。在一些实施例中，第一介电层306可以包括相对于第二介电层310具有蚀刻选择性的材料，如SiN、SiCN、SiON以及其他含Si和N的材料。第二介电层310可以包括SiO2材料，该SiO2可由例如SiH4、TEOS氧化物材料(通过等离子体增强化学气相沉积/PECVD、原子层沉积/ALD或旋涂介电质/SOD方法沉积)制备。
由于上述的子部分通常共享大体相同的属性(例如：在器件层的相同水平、相同的厚度、相同的材料)，因此为了说明简单起见，在以下图示中将选择性地省略用于类似子区域的数字标签。
图4示出了在示例性制造过程期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，执行图案化工艺。举例来说，图案化掩模401(其可以包括堆叠的抗反射层，例如：SiON、光致抗蚀剂、硬掩模层等)设置在第二介电层310之上，并且在其上界定电路图案，例如，通过一个或多个光掩模进行曝光和蚀刻。电路图案可以包括与水平互连线相对应的线性图案。在一些实施例中，电路图案包括多个线图案，所述多个线图案具有以预定间隔(例如，p1、p2)彼此并排延伸的部分。在一些实施例中，线性图案之间的间隔可以是大约80nm或更小(例如：区域B中的p2)。在一些实施例中，线性图案之间的间隔可以是大约40nm或更小(例如：区域A中的p1)。线性图案之间的间隔可以大体上转化为随后形成的互连特征与其的相应空气间隙轮廓之间的间隔距离。
图5示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，将由光掩模(例如：如前所示的图案化掩模401)界定的电路图案转移到第二介电层310，例如：通过蚀刻工艺。第二介电层310被去除的部分形成在下部器件层300上方的沟槽开口(例如：凹槽501)，从而产生图案化的第二介电层310’。在该工艺期间，第一介电层306可以用作蚀刻停止层，以使得蚀刻操作能够准确终止，而不会损坏下部器件层300中的器件特征。此外，还选择性地打开第一介电层306以暴露下部器件层300中的器件特征(例如：如先前所示的垂直互连组件302)，从而产生图案化的第一介电层306’。在一些实施例中，下部器件特征(来自第一介电层306’)的暴露是通过分开的蚀刻操作来实现的。在一些实施例中，第一介电层306’所暴露的材料可以不从沟槽开口被完全去除，并且可以在沟槽的底角处形成台阶轮廓(未示出)。
图6示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，具有与第二介电层310不同的蚀刻选择性的第一衬垫602大体上共形地设置在第二介电层310中的线性凹槽特征(例如：凹槽501)的暴露表面上。第一衬垫602包括在第二介电层310的顶表面上的水平覆盖602h及其垂直沟槽侧壁表面上的垂直覆盖602v。此外，水平覆盖602h还进一步覆盖下层中的器件特征(例如：下部器件层300中的垂直互连组件302)。
第一衬垫602可以是相对于其具有蚀刻选择性的另一薄层(与第二介电层310相比)。举例来说，第一衬垫602在暴露的凹槽图案表面(例如，凹槽501)上具有阶梯覆盖而未填充开口，并且用作为后续互连形成工艺的蚀刻停止层(ESL)。在一些实施例中，第一衬垫602可以包括相对于第二介电层310具有蚀刻选择性的材料，如SiN、SiCN、SiON以及其他含Si和N的材料。
图7示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，执行各向异性蚀刻701操作以选择性地去除第一衬垫602(例如：如前所述水平覆盖602h)的水平覆盖。蚀刻操作可以采用提供方向选择性的湿法或干法蚀刻技术，例如：能够去除水平延伸的材料覆盖而大体上不损害衬垫垂直覆盖(例如：在图案化的第二介电层310’的侧壁上留下垂直覆盖602v)。蚀刻操作导致暴露先前覆盖的下部器件特征(例如：如先前所示的垂直互连组件302)，以及从图案化的第二介电层310’的顶表面减小/去除衬垫水平覆盖(例如：水平覆盖602h)。
图8示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，执行导体沉积工艺，其中将导电特征804设置在图案化的第二介电层310’上方，并填充侧壁上垂直覆盖602v之间的空间(例如：凹槽501)。在一些实施例中，设置在凹槽特征的暴露区域中的导电特征804(例如：凹槽501中的垂直覆盖602v)与具有第一衬垫(例如：覆盖于相应侧壁表面且界定凹槽501的第一衬垫602)的衬垫垂直覆盖的多条导线相对应。
在一些实施例中，导体沉积工艺包括将种子层802共形地设置在凹槽图案表面的暴露表面上方(例如：覆盖在凹槽501中及垂直覆盖602v的外表面)。在一些实施例中，种子层802包括导电材料，诸如Ta、TaN、Ti、Cu、CuMn、Co、Ni、Ag、Au、Pt、金属氮化物或其组合。在一些实施例中，可以通过诸如PVD、CVD或ALD的膜沉积技术来制备种子层802。在一些实施例中，导电特征804包括通过诸如电镀工艺的方法布置的一种或多种金属材料，诸如Cu、Co、Ag、Au、W。在一些实施例中，种子层802可以包括与导电特征804中所采用的材料相同的材料，在这种情况下，结构特征之间的边界可以是不可观察的。
图9示出了在示例性制造过程期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，执行导体分离以去除在图案化的第二介电层310’顶表面上方的导电特征804(和种子层802)的水平连接部分。在一些实施例中，导体分离操作可以包括化学机械抛光(CMP)工艺。在去除导体填充的凹槽特征之间的导电材料之后，如本横截面图所示，在图案化的第二介电层310’中(以及之间)形成各个导电特征804’。因此，各个导电特征804’的顶表面和垂直覆盖602v的上部/上端从第二介电层310’露出。
图10示出了在示例性制造过程中根据本公开的半导体器件的中间结构的区域图。在一些实施例中，可以在半导体器件基板上的选择性区域上方提供掩模1001。举例来说，掩模1001被选择性地形成以覆盖低特征密度区域C(例如：具有分离特征图案，即导电特征804’c)，以准备后续的制造工艺。
图11示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，在图案化的介电层(例如：如先前所示的第二介电层310’)上执行蚀刻操作。蚀刻操作可以包括合适的湿法蚀刻或干法蚀刻，其相对于第一衬垫602(例如：垂直覆盖602v)提供良好的选择性，以使得能够在未掩模的区域(例如：区域A和B)大体上去除图案化的第二介电层310’。因此，暴露出导电特征804’的侧壁上的垂直覆盖602v，并且在相邻成对的导电特征804’之间产生间隙1101。相比之下，保留了掩模区域中的介电层(例如：分离图案区域C中的第二介电层310’c)。
图12示出了在示例性制造过程期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，第二衬垫1202共形地布置在导电特征804’上，以增加其相应侧壁表面上的衬垫垂直覆盖(例如：垂直覆盖602v)的厚度。第二衬垫1202包括具有与第二介电层310不同的蚀刻选择性的介电材料。在一些实施例中，第二衬垫1202包括一种或多种材料，例如SiN、SiCN、SiON或其他含Si和N的材料，其通过以下方法制备：例如，PECVD或ALD/PEALD沉积方法。在一些实施例中，第二衬垫1202包括具有高硬度且能够防止金属扩散的含氮化物的层。第二衬垫1202在导电特征804’的侧面上(例如：在由第一衬垫602形成的垂直覆盖602v上)及其水平顶表面上相应地提供垂直覆盖1202v及水平覆盖1202h。
另外，类似于第一衬垫602，第二衬垫1202亦在相邻的导电特征804’之间的沟槽底表面(例如：间隙1101中面向上方的底表面)上提供水平覆盖。第二衬垫1202不仅可以在导电特征804’的侧面和顶面提供钝化(例如：防止导电材料的氧化和扩散)，而且可以进一步地增加在导电特征804’侧面上垂直覆盖的的整体厚度。因此，可以提高相邻导电特征之间的间隙区域处的结构刚度，以用于后续的制造工艺。另一方面，在分离图案区域C上的第二衬垫1202形成大体上平面的覆盖于分离的导电特征804’c和未去除的第二介电层310’c。
图13示出了在示例性制造工艺期间根据本公开的半导体器件的中间结构的区域图。在所示的图中，执行低台阶覆盖沉积操作以将介电质材料设置在第二衬垫1202上，该第二衬里密封相邻导电特征804’之间的间隙1101，而大体上不填充凹槽，从而在相邻成对的导电特征之间形成空隙(空气间隙)1101’a/1101’b。在一些实施例中，膜沉积操作包括使用介电质材料作为溅射靶来执行PVD工艺(诸如溅射或电子束蒸发技术)。在一些实施例中，执行PVD工艺以在相邻的导电特征之间形成空隙包括在导电特征804’顶表面上方的第二衬垫1202上形成非共形的密封层(例如：如图所示的第三介电层1302)。
不同的PVD沉积系统可能会产生不同的空隙1101'a/b轮廓(以及不同的沟槽底部介电质残留体积/轮廓)。沟槽间隔距离的布置(即，导电特征804’之间的间隔)还可影响空隙1101’a/b的轮廓和沉积在沟槽底部(未示出)的介电质材料的量。然而，通常，当在适当的条件下通过PVD形成介电层(例如：第三介电层1302)时，在相邻的导电特征804’之间的侧壁表面的中间部分(例如：衬垫的垂直覆盖602v/1202v)可以是大体没有介电材料。这样，空气间隙(例如：空隙1101’a/b)的轮廓可以具有大体均匀的宽度。此外，在某些情况下，使用电子束蒸发系统(例如EVATEC co.ltd.)可以在沟槽的底部位置实现几乎为零的介电质材料沉积。
在一些实施例中，当执行物理气相沉积时，可以将包含Si或SiO2的固相材料用作源靶。靶可以是片剂型、颗粒型、粉末型或其组合。在一些实施例中，密封层(例如：第三介电层1302)通过溅射技术形成，其中靶到基板的距离被设置在5mm与300mm之间的范围内。在一些实施例中，腔室压力被设置在高于1×10-3托的范围内。在一些实施例中，密封层通过电子束蒸发工艺形成，其中靶到基板的距离被设置在500mm与1500mm之间的范围内。在一些实施例中，腔室压力被设置在高于1×10-8托的范围内。在一些实施例中，介电质材料的厚度可以小于1μm。在一些实施例中，密封层(例如：第三介电层1302)的厚度不小于50nm。在一些实施例中，可以通过多种膜沉积技术的组合来形成密封层。例如，最初可以采用具有较低阶梯覆盖率设定的PVD工艺来设置密封导体间沟槽顶部的介电材料。随后，可以应用更有效的沉积工艺(如CVD)以将金属间介电层形成至目标厚度。在一些实施例中，用于溅射沉积工艺的电源可以是DC磁控管、DC/RF磁控管或DC/RF脉冲。在溅射沉积过程中，可以使用处理气体诸如Ar或ArO2。
通过使用Si或SiO2作为靶的PVD方法形成的介电材料可以大体上不含碳和氢。因此，通过诸如FTIR、XPS等各种薄膜分析方法，可以区分CVD或ALD介电质与PVD介电质。没有/减少诸如碳和氢的反应副产物可以减少电特性不可预见的变化，从而提供不需要额外后处理的更高质量的金属间介电层。此外，通过在金属间介电层(例如：第二介电层310/第三介电层1302)中的导电特征(例如：导电特征804’)之间提供空隙/空气间隙1101’a/1101’b，可以实现与RC延迟或导体线之间串扰有关的更高器件性能(例如：在某些情况下超过5％)。
图14和图15示意性地示出了根据本公开的一些实施例的互连结构的区域放大截面图，尤其着眼于用于密封的介电层(例如：介电层1407/1507)和相应的空气间隙轮廓(例如：空隙1409/1509)。
参考图14，类似先前于图2所讨论的内容，互连结构1400包括在多个导电特征1404上方和之间共形地形成的介电质的衬垫(例如：衬垫1406)。在一些实施例中，导电特征1404包括延伸在一个方向上的水平互连组件(例如：横向穿过的导线)，例如：如图14所示，页面内/页面外的方向。如图2所示。在相邻成对的金属线之间界定具有第一深度d1(例如：从衬垫1406界定的沟槽底部测量到导电特征1404上衬垫水平覆盖的顶表面的高度)的导体间沟槽。在所示的实施例中，介电质的衬垫1406形成的垂直覆盖比水平覆盖更厚。
导体间沟槽还界定了相邻的导电特征1404之间的间隔P。基于特定应用的设计规则，间隔P可以是预定值。在一些实施例中，相邻导电图案之间的间隔(例如：间隔P)可以为大约80nm或更小。在一些实施例中，线性图案之间的间隔(例如：间隔P)可以为约40nm或更小。相邻的互连图案之间的间隔P可以影响在它们之间形成的相应空气间隙的轮廓。
互连结构1400还包括在导电特征1404顶表面上方的衬垫1406上形成的密封层(例如：介电层1407)。在横截面中，介电层1407包括侵入部分(例如：如虚线圈内的I所示)延伸到导体间沟槽中。侵入部分I延伸到衬垫1406水平覆盖以下并且接触衬垫的垂直覆盖(例如：如图14中的侵入深度D所示)。另外，在所示的横截面中，密封层(即，介电层1407)在相邻成对的导电特征1404之间的衬垫1406的相应侧壁表面上的侵入部分I之间界定拱形轮廓。在所示的实施例中，拱形轮廓在相邻成对导电特征1404之间界定沟槽的相应侧壁表面之间界定了朝下的凹形轮廓。在一些实施例中，凹形轮廓包括大体上呈圆形的拱形，其具有位于相邻导电特征1404之间的最高点(例如：顶点A)。
取决于沉积参数，顶点A的位置可以高于、大体等于或低于相应导电特征1404顶表面上方衬垫1406的水平覆盖。然而，如图中所示，在适当的安排下，顶点A可以形成于与衬垫1406水平覆盖大致相同的高度。此外，在适当的沉积条件下，(例如在先前实施例中所讨论的)，界定沟槽的侧壁表面的中间部分(在相邻成对的导电特征1404之间)可以大体上没有介电质材料的覆盖(即，用于密封的介电层1407的材料)。在一些实施例中，形成的导体间空气间隙(例如：空隙1409)可以具有大体均匀的轮廓，该轮廓的高度大于导电特征1404的高度H的90％。在一些实施例中，侧壁覆盖的深度(即，侵入深度D)与第一深度d1之间的比例大约小于5％。形成具有接近于导电特征1404厚度(即，高度H)之高度的空气间隙轮廓，可导致最大化的空气间隙体积，从而在IMD结构中转化为最小的介电常数。另一方面，减少空气间隙区域处的介电质填充材料难以避免地地降低了IMD结构中的结构完整性。根据本公开，介电质的衬垫1406较厚的垂直覆盖为互连结构中的空气间隙区域提供了增强的机械强度，从而增加了器件的可靠性并提高了制造良率。
在一些实施例中，由密封层(即，介电层1407)界定的拱形轮廓对应于相邻成对的导电特征1404之间的拱形结构。例如，介电层1407的拱形结构可以延伸进入并密封导电特征1404(例如：金属线)之间的沟槽，从而在相邻的金属线之间形成水平穿越的空气通道(例如：空隙1409)。在所示的实施例中，拱形结构包括朝下的凹面，该凹面界定了升起R(即，从侵入部分I的最低点到顶点A大体上测量的距离)。在一些实施例中，拱形结构的升起与第一深度d1之间的比例大约小于5％。在一些实施例中，相邻成对的导线(即导电特征1404)之间的预定间隔P大体上与升起R和第一深度d1之间的比例(即，R/d1)成比例，如图16的曲线所示。
例如，在范围的一端，当相邻导电特征1404之间的间隔P为大约45nm时，对应的升起与沟槽深度(即，第一深度d1)比(R/d1)具有相对较小的值，约为2％。在另一个实施例中，与大约80nm的间隔距离对应的升起与深度比大约为5％。在范围的另一端，在大约300nm的大间隔距离，对应的升起与沟槽深度比为大约15％。在一些实施例中，较大的间隔P导致在导电特征1404之间的底部衬垫表面上的介电质沉淀。在一些实施例中，当间隔P太大时，介电质材料难以在密封导体间沟槽的情形下而不填充之。因此，空气间隙结构将不太可能在分离特征区域中产生，例如图13所示的区域C。然而，通过适当安排的间隔距离和沉积条件，可以将底部介电质沉淀控制在导体高度(例如：高度H)的1％以内。
参照图15，类似于先前于图2所讨论的，示例性互连结构1500包括在多个导电特征1504上方和之间共形形成的介电质的衬垫(例如：衬垫1506)。在相邻成对的金属线之间界定了具有第一深度d1'(例如：从衬垫1506界定的沟槽底部测量到导电特征1504上方衬垫水平覆盖顶表面的高度)的导体间沟槽。导体间沟槽还进一步界定了在相邻的导电特征1504之间的间隔P'。与先前图14所示的互联结构相比，在本示例中的互连结构1500对应于更大的间隔P'。
类似地，互连结构1500还包括在导电特征1504顶表面上方的衬垫1506上形成的密封层(例如：介电层1507)。当在导电特征1504之间具有较大的间隔P'，介电层1507的侵入部分I′更深入地延伸到导体间沟槽中。如上所述，与先前的示例相比，侵入部分I’延伸到更低于衬垫1506的水平覆盖，并且产生较大的侵入深度D’。密封层(即，介电层1507)在相邻成对的导电特征1504之间的衬垫1506的相应侧壁表面上的侵入部分I’之间界定拱形轮廓，并且包括具有最高点(例如：顶点A’)的大体上呈圆形的拱形。然而，在适当的沉积条件下(例如：如根据本公开所讨论的)，界定沟槽的侧壁表面的中间部分可以大体上没有介电质材料的覆盖。因此，形成的导体间空气间隙(例如：空隙1509)可以具有大体上均匀的轮廓，该轮廓的高度大于导电特征1504的高度H'的90％。
因此，本公开的一个方面提供了一种方法，其包括：在基板上方的下部器件层上形成第一介电层；在所述第一介电层上形成第二介电层，所述第二介电层具有与所述第一介电层不同的蚀刻选择性；图案化所述第二介电层，以在其中形成多个暴露所述第一介电层的线性凹槽特征，所述多个线性凹槽特征具有以预定间隔彼此并排延伸的部分；在所述第二介电层中的线性凹槽特征的暴露表面上，大体上共形地设置具有与所述第二介电层不同蚀刻选择性的第一衬垫；在所述多个线性凹槽特征中，通过选择性地去除第一衬垫的水平覆盖以暴露所述下部器件层且形成衬垫垂直覆盖；将导电材料设置在所述多个线性凹槽特征的暴露区域中，以形成多条在相应侧壁表面具有所述第一衬垫的衬垫垂直覆盖的导线；去除所述导线之间已图案化的第二介电层，以在相邻导线之间形成相应的沟槽；在所述导线上共形地设置第二衬垫，以在其相应侧壁表面上增加衬垫垂直覆盖的厚度；及执行物理气相沉积(PVD)工艺，以将介电材料设置在所述第二衬垫上，以密封所述沟槽并在相邻导线之间形成空隙。
如前述的方法，其特征在于，所述第二衬垫包括具有与所述第二介电层不同的蚀刻选择性的介电材料。
如前述的方法，其特征在于，所述执行物理气相沉积(PVD)工艺以在相邻导线之间形成空隙包括：在所述导线的顶表面上的第二衬垫上形成第三介电层，其中所述第三介电层的厚度大于等于50nm。
如前述的方法，其特征在于，所述执行物理气相沉积(PVD)工艺包括：设定目标与基板的距离为5毫米(mm)到300毫米(mm)；设定腔室压力高于1x10-3托(torr)；及执行溅射(sputtering)沉积工艺。
如前述的方法，其特征在于，所述执行物理气相沉积(PVD)工艺包括：设定目标与基板的距离为500毫米(mm)到1500毫米(mm)；设定腔室压力高于1x10-8托(torr)；及执行电子束蒸发沉积(electron beam evaporation deposition)工艺。
因此，本公开的另一方面提供了一种互连结构，该互连结构包括：多个分开且彼此相邻布置在基板上的导电特征；共形地形成于所述多个导电特征上方和之间的衬垫，所述衬垫在相邻成对的导电特征之间界定具有第一深度的沟槽，其中，所述导电特征的顶表面上相应的水平覆盖衬垫的厚度小于所述导电特征相应侧壁的垂直覆盖衬垫的厚度；及所述导电特征顶表面上的衬垫上的介电层，其中，所述介电层密封相应的所述沟槽并在相邻成对的导电特征之间形成空隙。
如前述的结构，其特征在于，所述水平覆盖衬垫的厚度和所述垂直覆盖衬垫的厚度之间的厚度比例约略为0.3到0.7。
如前述的结构，其特征在于，所述介电层具有延伸到沟槽中低于所述水平覆盖衬垫且接触所述垂直覆盖衬垫的侵入部分，其中界定相邻成对导电特征之间沟槽的侧壁表面的中间部分大体上没有所述介电层的覆盖。
如前述的结构，其特征在于，所述介电层在界定相邻成对导电特征之间沟槽的相应侧壁表面上的所述侵入部份之间形成拱形。
如前述的结构，其特征在于，所述侵入部份界定侧壁覆盖的深度(D)，其中所述侧壁覆盖的深度(D)对所述第一深度(d1)的比值约略小于5％。
如前述的结构，其特征在于，所述拱形在界定相邻成对导电特征之间沟槽的相应侧壁表面之间界定朝下的凹形轮廓。
如前述的结构，其特征在于，所述衬垫包括氮化介电材料。
如前述的结构，其特征在于，所述介电层大体上不含碳和氢。
因此，本公开的另一方面提供了一种互连结构，该互连结构包括：基板上方的多个导线，所述多个导线具有以预定间隔彼此并排延伸的部分；共形地形成于所述多个导线上方和之间的介电质衬垫，所述介电质衬垫在相邻成对的导线之间界定具有第一深度的沟槽，其中，所述导线的顶表面上相应的水平覆盖的介电质衬垫的厚度小于所述导线相应侧壁的垂直覆盖的介电质衬垫的厚度；所述导线顶表面上的介电质衬垫上的介电层，其中，所述介电层形成延伸进入所述沟槽且密封相应沟槽的拱形结构，并界定在相邻成对的导线之间的空气通道。
如前述的结构，其特征在于，所述拱形结构包括朝下的凹面并界定一升起。
如前述的结构，其特征在于，所述拱形结构的升起对所述第一深度的比值约略小于5％。
如前述的结构，其特征在于，在相邻成对的导线之间的所述预定间隔与所述升起和所述第一深度之间的比例大体上成比例。
如前述的结构，其特征在于，所述导线包括导电材料，所述导电材料至少包括以下其一：Ta、TaN、Cu、CuMn、Co、Ni、Ag、Au及Pt。
如前述的结构，其特征在于，所述衬垫包括氮化介电材料。
如前述的结构，其特征在于，所述介电层大体上不含碳和氢。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明之精神与范畴，而对其进行之等效修改或变更，均应包含于后附之申请专利范围中。
惟以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明权利要求及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或权利要求不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (9)

1.一种制造半导体器件的方法，其特征在于，所述方法包括：
在基板上方的下部器件层上形成第一介电层；
在所述第一介电层上形成第二介电层，所述第二介电层具有与所述第一介电层不同的蚀刻选择性；
图案化所述第二介电层，以在其中形成暴露所述第一介电层的多个线性凹槽特征，所述多个线性凹槽特征具有以预定间隔彼此并排延伸的部分；
在所述第二介电层中的线性凹槽特征的暴露表面上，大体上共形地设置具有与所述第二介电层不同蚀刻选择性的第一衬垫；
在所述多个线性凹槽特征中，通过选择性地去除第一衬垫的水平覆盖以暴露所述下部器件层且形成衬垫垂直覆盖；
将导电材料设置在所述多个线性凹槽特征的暴露区域中，以形成多条在相应侧壁表面具有所述第一衬垫的衬垫垂直覆盖的导线；
去除所述导线之间已图案化的第二介电层，以在相邻导线之间形成相应的沟槽；
在所述导线上共形地设置第二衬垫，以在其相应侧壁表面上增加衬垫垂直覆盖的厚度，其中所述导线的顶表面上相应的水平覆盖衬垫的厚度小于所述导线相应侧壁的垂直覆盖衬垫的厚度；及
执行物理气相沉积(PVD)工艺，以将介电材料设置在所述第二衬垫上，以密封所述沟槽并在相邻导线之间形成空隙，所述介电材料具有延伸到沟槽中低于所述水平覆盖衬垫且接触所述垂直覆盖衬垫的侵入部分，界定相邻成对导线之间沟槽的侧壁表面的中间部分大体上没有所述介电材料的覆盖。
2.如权利要求1所述的制造半导体器件的方法，其特征在于，所述第二衬垫包括具有与所述第二介电层不同的蚀刻选择性的介电材料。
3.如权利要求1所述的制造半导体器件的方法，其特征在于，所述执行物理气相沉积(PVD)工艺以在相邻导线之间形成空隙包括：
在所述导线的顶表面上的第二衬垫上形成第三介电层，其中所述第三介电层的厚度大于等于50nm。
4.如权利要求3所述的制造半导体器件的方法，其特征在于，所述执行物理气相沉积(PVD)工艺包括：
设定目标与基板的距离为5毫米(mm)到300毫米(mm)；
设定腔室压力高于1x10-3托(torr)；及
执行溅射(sputtering)沉积工艺。
5.如权利要求3所述的制造半导体器件的方法，其特征在于，所述执行物理气相沉积(PVD)工艺包括：
设定目标与基板的距离为500毫米(mm)到1500毫米(mm)；
设定腔室压力高于1x10-8托(torr)；及
执行电子束蒸发沉积(electron beam evaporation deposition)工艺。
6.一种互连结构，其特征在于，所述互连结构包含：
多个分开且彼此相邻布置在基板上的导电特征；
共形地形成于多个所述导电特征上方和之间的衬垫，所述衬垫在相邻成对的导电特征之间界定具有第一深度(d1)的沟槽，其中所述导电特征的顶表面上相应的水平覆盖衬垫的厚度小于所述导电特征相应侧壁的垂直覆盖衬垫的厚度；及
所述导电特征顶表面上的衬垫上的介电层，其中，所述介电层密封相应的所述沟槽并在相邻成对的导电特征之间形成空隙，所述介电层具有延伸到沟槽中低于所述水平覆盖衬垫且接触所述垂直覆盖衬垫的侵入部分，界定相邻成对导电特征之间沟槽的侧壁表面的中间部分大体上没有所述介电层的覆盖。
7.如权利要求6所述的互连结构，其特征在于，所述水平覆盖衬垫的厚度和所述垂直覆盖衬垫的厚度之间的厚度比例为0.3到0.7。
8.如权利要求6所述的互连结构，其特征在于，所述介电层在界定相邻成对导电特征之间沟槽的相应侧壁表面上的所述侵入部分之间形成拱形。
9.如权利要求6所述的互连结构，其特征在于，所述侵入部分界定侧壁覆盖的深度(D)，其中所述侧壁覆盖的深度(D)对所述第一深度(d1)的比值小于5％。
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