CN114400205A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制造方法，所述制造方法包括：提供衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触部，所述位线接触部和所述隔离结构具有与所述衬底的表面齐平的顶表面；在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述隔离结构；对所述第一介质层执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述隔离结构的部分顶表面；在所述位线接触部的所述顶表面和所述隔离结构的所述部分顶表面上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；移除部分所述位线插塞材料层以及部分所述位线接触部，形成位线插塞和位线接触区。

Description

一种半导体结构及其制造方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

半导体结构，例如存储器，包括有源区以及位于有源区上的位线层，所述位线层与所述有源区通过位线插塞连接。传统的形成位线插塞的方法包括：从有源区的表面向下刻蚀一定深度形成凹槽，接着在所述凹槽内填充导电材料形成位线插塞。

然而，采用上述传统的方法形成的位线插塞的电学性能较差。

发明内容

本公开实施例提供一种半导体结构的制造方法，包括：

提供衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触部，所述位线接触部和所述隔离结构具有与所述衬底的表面齐平的顶表面；

在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述隔离结构；

对所述第一介质层执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述隔离结构的部分顶表面；

在所述位线接触部的所述顶表面和所述隔离结构的所述部分顶表面上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；

移除部分所述位线插塞材料层以及部分所述位线接触部，形成位线插塞和位线接触区。

在一些实施例中，对所述第一介质层执行刻蚀工艺，包括：

在所述第一介质层上形成图案化的掩模层；以所述图案化的掩模层为掩模，对所述第一介质层执行刻蚀工艺以形成开口，所述开口暴露出所述位线接触部的所述顶表面以及所述隔离结构的所述部分顶表面。

在一些实施例中，在所述位线接触部的所述顶表面上形成位线插塞材料层，包括：

在所述衬底上形成导电材料，所述导电材料填充所述开口且覆盖所述第一介质层；

移除所述第一介质层及所述开口上方的所述导电材料，得到所述位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平。

在一些实施例中，所述衬底包括存储区和外围区；在所述衬底上形成第一介质层，包括：

在所述存储区和所述外围区上同时形成所述第一介质层。

在一些实施例中，在所述位线接触部的所述顶表面上形成位线插塞材料层之后，还包括：在所述外围区上形成第一栅极材料层。

在一些实施例中，在所述外围区上形成第一栅极材料层，包括：

在所述衬底上形成氧化层，所述氧化层覆盖所述第一介质层；

移除所述外围区上的所述第一介质层和所述氧化层；

在所述外围区上形成第一栅极材料层；

移除所述存储区上的所述氧化层。

在一些实施例中，在移除部分所述位线插塞材料层以及部分所述位线接触部之前，所述方法还包括：

在所述衬底上形成位线材料层，所述位线材料层与所述位线插塞材料层接触连接；

在所述位线材料层上形成第二介质层；

刻蚀所述第二介质层以形成位线盖层；刻蚀所述位线材料层以形成位线层。

在一些实施例中，移除部分所述位线插塞材料层和部分所述位线接触部，包括：

以所述位线盖层和所述位线层为掩膜，执行自对准刻蚀工艺，将未被所述位线层覆盖的位线插塞材料层和位线接触部移除，形成位线插塞和位线接触区。

在一些实施例中，所述位线插塞和所述位线接触区的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层，及部分所述位线接触部形成的；

所述制造方法还包括：在所述衬底上形成第三介质层，所述第三介质层填充所述空隙且覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。

在一些实施例中，所述第一介质层的材料包括氧化硅和氮化硅中的至少一种；所述第二介质层的材料包括氮化硅；所述第三介质层的材料包括氮化硅。

本公开实施例还提供了一种半导体结构，包括：

衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触区，所述位线接触区具有与所述衬底的表面齐平的顶表面；

第一介质层，位于所述衬底的所述表面上，所述第一介质层至少覆盖部分所述隔离结构；

位线插塞，位于所述第一介质层内，所述位线插塞与所述位线接触区的所述顶表面接触，且所述位线插塞的上表面与所述第一介质层的上表面齐平。

在一些实施例中，所述位线插塞的材料包括氮化钛。

在一些实施例中，所述半导体结构还包括：位线层和设置在所述位线层上的位线盖层，所述位线层与所述位线插塞接触连接。

在一些实施例中，所述位线层包括第一导电层和设置于所述第一导电层上的第二导电层。

在一些实施例中，所述第一导电层包括氮化钛层，所述第二导电层包括钨层。

在一些实施例中，所述隔离结构与所述位线接触区之间、所述第一介质层与所述位线插塞之间设置有第三介质层。

在一些实施例中，所述第三介质层还覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。

在一些实施例中，所述第一介质层的材料包括氧化硅和氮化硅中的至少一种；所述位线盖层的材料包括氮化硅；所述第三介质层的材料包括氮化硅。

本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构的制造方法包括：提供衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触部，所述位线接触部和所述隔离结构具有与所述衬底的表面齐平的顶表面；在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述隔离结构；对所述第一介质层执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述隔离结构的部分顶表面；在所述位线接触部的所述顶表面和所述隔离结构的所述部分顶表面上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；移除部分所述位线插塞材料层以及部分所述位线接触部，形成位线插塞和位线接触区。本公开实施例提供的半导体结构的制造方法在形成位线插塞材料层的过程中，未向下刻蚀所述位线接触部以及位于所述衬底内的围绕所述位线接触部的结构，使得最终形成的位线插塞位于所述位线接触区的顶表面上，如此，所述位线插塞具有较薄的厚度，可以降低半导体结构内的寄生电容。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制造方法流程框图；

图2至图15b为本公开实施例提供的半导体结构的工艺流程图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

半导体结构，例如存储器，包括有源区以及位于所述有源区上的位线层，所述位线层与所述有源区通过位线插塞连接。相关技术中形成所述位线插塞的步骤主要包括：首先，在衬底上形成厚氧化层；然后，在所述厚氧化层上形成开口，所述开口暴露出有源区；接着，从所述开口往下刻蚀所述有源区至一定深度，形成凹槽；接着，在所述凹槽和所述开口内填充导电材料；最后，去除所述厚氧化层以及位于所述开口内的导电材料，形成位线插塞。通常，所述导电材料为多晶硅。

上述相关技术提供的方法中至少存在如下问题：其一，所述开口和所述凹槽的深度较大，使得所述导电材料在填充形成位线插塞时，容易产生孔隙；其二，形成的位线插塞厚度较厚，会增加半导体结构内的寄生电容；其三，在去除厚氧化层以及位于开口内的导电材料时，刻蚀深度难以做到完全统一，会损坏衬底内的结构；其四，多晶硅的导电性较差，位线插塞与有源区的接触电阻较大。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，所述方法包括以下步骤：

步骤101、提供衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触部，所述位线接触部和所述隔离结构具有与所述衬底的表面齐平的顶表面；

步骤102、在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述隔离结构；

步骤103、对所述第一介质层执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述隔离结构的部分顶表面；

步骤104、在所述位线接触部的所述顶表面和所述隔离结构的所述部分顶表面上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；

步骤105、移除部分所述位线插塞材料层以及部分所述位线接触部，形成位线插塞和位线接触区。

本公开实施例提供的半导体结构的制造方法在形成位线插塞材料层的过程中，未向下刻蚀所述位线接触部以及位于所述衬底内的围绕所述位线接触部的结构，使得最终形成的位线插塞位于所述位线接触区的顶表面上，如此，所述位线插塞具有较薄的厚度，可以降低半导体结构内的寄生电容。

本公开实施例提供的半导体结构的制造方法，可以用来形成动态随机存储器(DRAM)。但不限于此，任何具有位线插塞的半导体结构都可以采用本申请实施例提供的方法来制造。

下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。

图2至图15b为本公开实施例提供的半导体结构的工艺流程图；其中，图2为俯视示意图，图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a为各工艺步骤沿着图2的线AA'截取的剖面结构示意图，图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13a、图14a、图15b为各工艺步骤沿着图2的线BB'截取的剖面结构示意图。以下结合图2至图15b对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。

首先，执行步骤101，如图2至图3b所示，提供衬底20，所述衬底20包括由隔离结构201限定的有源区AA，所述有源区AA内包括位线接触部202，所述位线接触部202和所述隔离结构201具有与所述衬底20的表面齐平的顶表面S1、S2。

所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。

如图2所示，在一实施例中，所述衬底20包括存储区SR和外围区PR，所述存储区SR和所述外围区PR内均设置有由隔离结构201限定的有源区AA。在一些实施例中，所述有源区AA在所述存储区SR内相互平行排列。所述隔离结构201的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。

在一实施例中，所述衬底20内还设置有字线WL，所述字线WL的数量为多条，多条所述字线WL沿同一方向在所述存储区SR内延伸，所述位线接触部202位于相邻的两条所述字线WL之间。所述字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。

在一实施例中，所述衬底20还包括掩埋所述字线WL的绝缘结构205，所述绝缘结构205的材料包括但不限于氮化物，例如氮化硅。在一些实施例中，所述字线WL与所述衬底20之间由第一栅介质层204间隔开。所述第一栅介质层204的材料包括但不限于氧化物，例如氧化硅。

在一实施例中，位于所述存储区SR内的有源区AA还包括位于所述有源区AA两端的存储节点接触部203，所述存储节点接触部203与所述位线接触部202由所述字线WL和所述绝缘结构205间隔开。

这里，所述存储节点接触部203和所述位线接触部202可以通过离子注入的方式形成于所述有源区AA的顶部。在一具体实施例中，所述存储节点接触部203和所述位线接触部202的导电类型相同，如n型。可以理解地，当所述存储节点接触部203和所述位线接触部202为n型掺杂时，位于所述存储节点接触部203和所述位线接触部202下方的衬底20具有p型掺杂。

接下来，执行步骤102，如图4a至图4b所示，在所述衬底20上形成第一介质层21，所述第一介质层21至少覆盖所述位线接触部202和所述隔离结构201。

在一实施例中，在所述衬底20上形成第一介质层21，包括：在所述存储区SR和所述外围区PR上同时形成所述第一介质层21。具体地，所述第一介质层21覆盖所述有源区AA、所述隔离结构201以及所述绝缘结构205。

所述第一介质层21可以采用原子层沉积(ALD)、化学气相沉积(CVD)等工艺形成在所述衬底20上。在一实施例中，所述第一介质层21的材料包括氧化硅和氮化硅中的至少一种。所述第一介质层21可以具有多层结构，在一具体的实施例中，所述第一介质层21包括氧化硅子层和氮化硅子层，所述氮化硅子层形成在所述氧化硅子层的上方。

接下来，执行步骤103，如图5a至6b所示，对所述第一介质层21执行刻蚀工艺，以暴露出所述位线接触部202的所述顶表面S1以及所述隔离结构201的部分顶表面S3。

具体地，对所述第一介质层21执行刻蚀工艺，包括：

在所述第一介质层21上形成图案化的掩模层22，如图5a至5b所示；

以所述图案化的掩模层22为掩模，对所述第一介质层21执行刻蚀工艺以形成开口T，所述开口T暴露出所述位线接触部202的所述顶表面S1以及所述隔离结构201的所述部分顶表面S3，如图6a至图6b所示。

再次参考图6a至图6b，在一实施例中，在形成所述开口T之后，去除所述图案化的掩模层22。可选的，所述图案化的掩模层22为光刻胶层。采用光刻胶层代替相关技术中提及的厚氧化层，至少具有以下技术效果：一方面，在去除所述光刻胶层时不会损坏所述第一介质层21和所述衬底20内的结构；另一方面，在所述开口T内填充导电材料23(参见图7a至图7b)之前去除所述图案化的掩模层22，使得所述导电材料23需要填充的深度较浅，有利于降低所述开口T内的所述导电材料23的孔隙率；此外，在形成所述开口T的时候，未向下刻蚀所述位线接触部202以及围绕所述位线接触部202的所述隔离结构201和所述绝缘结构205，如此，所述开口T具有较浅的深度，进一步降低了所述开口T内的所述导电材料23的孔隙率，且工艺简单，节约了所述半导体结构的制造成本。

在一实施例中，所述开口T还暴露出所述绝缘结构205的部分顶表面，如图6b所示。换句话说，所述开口T暴露出所述位线接触部202的所述顶表面S1以及围绕所述位线接触部202的绝缘结构205和隔离结构201的部分顶表面，如此，使得后续形成的位线插塞材料层23a(参见图8a至图8b)与所述位线接触部202具有最大限度的接触面积，降低后续形成的位线插塞23b(参见图11a至图11b)和位线接触区202a(参见图11a至图11b)之间的接触电阻。

接下来，执行步骤104，如图7a至图8b所示，在所述位线接触部202的所述顶表面S1和所述隔离结构201的所述部分顶表面S3上形成位线插塞材料层23a，所述位线插塞材料层23a的上表面与所述第一介质层21的上表面齐平。

具体地，在所述位线接触部202的所述顶表面S1上形成位线插塞材料层23a，包括：

在所述衬底20上形成导电材料23，所述导电材料23填充所述开口T且覆盖所述第一介质层21，如图7a至图7b所示；

移除所述第一介质层21及所述开口T上方的所述导电材料23，得到所述位线插塞材料层23a，所述位线插塞材料层23a的上表面与所述第一介质层21的上表面齐平，如图8a至图8b所示。

所述导电材料23可以采用化学气相沉积(CVD)工艺形成在所述衬底20上。可选的，在所述开口T内填充所述导电材料23后，采用干法刻蚀工艺或化学机械抛光工艺移除所述第一介质层21及所述开口T上方的所述导电材料23。在一实施例中，所述导电材料23是氮化钛，氮化钛相比相关技术中提及的多晶硅具有更好的导电性，使得最终形成的位线插塞23b(参见图11a至图11b)和位线接触区202a(参见图11a至图11b)具有更小的接触电阻。但不限于此，所述导电材料23还可以是其他具有良好的导电性能的材料，例如，钨、氮化钨、钛等。

在一实施例中，在所述位线接触部202的所述顶表面S1上形成位线插塞材料层23a之后，还包括：在所述外围区PR上形成第一栅极材料层26，如图9a至图12b所示。

具体地，在所述外围区PR上形成第一栅极材料层26，包括：

在所述衬底20上形成氧化层24，所述氧化层24覆盖所述第一介质层21，如图9a至图9b所示；

移除所述外围区PR上的所述第一介质层21和所述氧化层24，如图10a至图10b所示；

在所述外围区PR上形成第一栅极材料层26，如图11a至图11b所示；

移除所述存储区SR上的所述氧化层24，如图12a至图12b所示。

请再次参考图11a至图12b；在一实施例中，在所述外围区PR上形成第一栅极材料层26的同时，也在所述存储区SR的所述氧化层24上形成第一栅极材料层26，如图11a至图11b所示；在移除所述存储区SR上的所述氧化层24之前，移除所述存储区SR上的所述第一栅极材料层26，如图12a至图12b所示。

继续参考图11a至图11b，在一实施例中，在所述外围区PR上形成第一栅极材料层26之前，还包括在所述外围区PR上形成第二栅介质材料层25。所述第二栅介质材料层25的材料包括氧化物，如氧化硅。

所述第一栅极材料层26的材料包括但不限于多晶硅。在一具体的实施例中，在所述外围区PR上形成第一栅极材料层26之后，还包括对所述外围区PR上的所述第一栅极材料层26进行掺杂，提高所述第一栅极材料层26的导电性能。

最后，执行步骤105，如图14a至图14b所示，移除部分所述位线插塞材料层23a以及部分所述位线接触部202，形成位线插塞23b和位线接触区202a。

在一实施例中，在移除部分所述位线插塞材料层23a以及部分所述位线接触部202之前，所述方法还包括：在所述衬底20上形成位线材料层27，所述位线材料层27与所述位线插塞材料层23a接触连接，在所述位线材料层27上形成第二介质层28，如图13a至图13b所示；刻蚀所述第二介质层28以形成位线盖层28a；刻蚀所述位线材料层27以形成位线层27a,如图14a至图14b所示。在一些实施例中，所述位线材料层27和所述第二介质层28还形成在所述外围区PR上，如图13b所示；在刻蚀形成位线盖层28a的同时刻蚀形成栅极盖层28b，在刻蚀形成位线层27a的同时刻蚀形成第二栅极层27b，如图14b所示。

继续参考图14a至图14b，移除部分所述位线插塞材料层23a和部分所述位线接触部202，包括：以所述位线盖层28a和所述位线层27a为掩膜，执行自对准刻蚀工艺，将未被所述位线层27a覆盖的位线插塞材料层23a和位线接触部202移除，形成位线插塞23b和位线接触区202a。在一些实施例中，在刻蚀形成位线插塞23b和位线接触区202a的同时，刻蚀所述第一栅极材料层26和所述第二栅介质材料层25形成第一栅极层26a和第二栅介质层25a。但不限于此，第一栅极层26a和第二栅介质层25a也可以不与位线插塞23b和位线接触区202a同时形成。

在实际工艺中，可以在同一制程中沿垂直于所述衬底20的方向从上往下刻蚀所述第二介质层28、所述位线材料层27以形成所述位线盖层28a、所述位线层27a，然后以所述位线盖层28a和所述位线层27a为掩模继续刻蚀所述位线插塞材料层23a和所述位线接触部202以形成所述位线插塞23b和所述位线接触区202a。

在一实施例中，所述位线材料层27包括第一子层271以及设置于所述第一子层271上的第二子层272。所述刻蚀所述位线材料层27以形成位线层27a，包括：刻蚀所述第二子层272形成第二导电层272a；刻蚀所述第一子层271形成第一导电层271a。所述在刻蚀形成位线层27a的同时刻蚀形成第二栅极层27b，包括：刻蚀所述第二子层272形成第二栅极导电层272b；刻蚀所述第一子层271形成第一栅极导电层271b。在一具体的实施例中，所述第一子层271的材料包括但不限于氮化钛，所述第二子层272的材料包括但不限于钨。所述第二介质层28的材料包括但不限于氮化物，如氮化硅。

如图14b所示，所述位线插塞23b和所述位线接触区202a的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层23a，及部分所述位线接触部202形成的；在一些实施例中，形成所述空隙还包括移除部分位于所述位线插塞材料层23a下方的所述隔离结构201；如图15a至图15b所示，在一实施例中，所述制造方法还包括：在所述衬底20上形成第三介质层29，所述第三介质层29填充所述空隙且覆盖所述位线层27a的侧表面以及所述位线盖层28a的上表面和侧表面，以形成保护结构。可以理解的是，所述第三介质层29还覆盖位于所述外围区PR上的由栅极盖层28b、第二栅极层27b、第一栅极层26a、第二栅介质层25a构成的栅极叠层。所述第三介质层29的形成方式包括但不限于原子层沉积(ALD)。所述第三介质层29的材料包括但不限于氮化物，如氮化硅。

在实际工艺中，后续将在所述存储节点接触部203的上方形成存储节点接触插塞，在所述空隙内填充所述第三介质层29能够减小所述位线接触区202a、所述位线插塞23b与所述存储节点接触部203、部分所述存储节点接触插塞之间的寄生电容。

可以看出，本公开实施例提供的半导体结构的制造方法在形成位线插塞材料层23a的过程中，未向下刻蚀所述位线接触部202以及围绕所述位线接触部202的所述隔离结构201和所述绝缘结构205，使得最终形成的位线插塞23b位于所述位线接触区202a的顶表面上，如此，所述位线插塞23b具有较薄的厚度，可以降低半导体结构内的寄生电容。

应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。

本申请实施例还提供了一种半导体结构，如图2、图15a至图15b所示，包括：衬底20，所述衬底20包括由隔离结构201限定的有源区AA，所述有源区AA内包括位线接触区202a，所述位线接触区202a具有与所述衬底20的表面齐平的顶表面；第一介质层21，位于所述衬底20的所述表面上，所述第一介质层21至少覆盖部分所述隔离结构201；位线插塞23b，位于所述第一介质层21内，所述位线插塞23b与所述位线接触区202a的所述顶表面接触，且所述位线插塞23b的上表面与所述第一介质层21的上表面齐平。

所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。

如图2所示，在一实施例中，所述衬底20包括存储区SR和外围区PR，所述存储区SR和所述外围区PR内均设置有由隔离结构201限定的有源区AA。在一些实施例中，所述有源区AA在所述存储区SR内相互平行排列。所述隔离结构201的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。

在一实施例中，所述第一介质层21位于所述存储区SR上。所述第一介质层21的材料包括氧化硅和氮化硅中的至少一种。所述第一介质层21可以具有多层结构，在一具体的实施例中，所述第一介质层21包括氧化硅子层和氮化硅子层，所述氮化硅子层形成在所述氧化硅子层的上方。

在一实施例中，所述衬底20内还设置有字线WL，所述字线WL的数量为多条，多条所述字线WL沿同一方向在所述存储区SR内延伸，所述位线接触区202a位于相邻的两条所述字线WL之间。所述字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。

在一实施例中，所述衬底20还包括掩埋所述字线WL的绝缘结构205，所述绝缘结构205的材料包括但不限于氮化物，例如氮化硅。在一些实施例中，所述字线WL与所述衬底20之间由第一栅介质层204间隔开。所述第一栅介质层204的材料包括但不限于氧化物，例如氧化硅。

在一实施例中，位于所述存储区SR内的有源区AA还包括位于所述有源区AA两端的存储节点接触部203，所述存储节点接触部203与所述位线接触区202a由所述字线WL和所述绝缘结构205间隔开。

这里，所述存储节点接触部203和所述位线接触区202a可以通过离子注入的方式形成于所述有源区AA的顶部。在一具体实施例中，所述存储节点接触部203和所述位线接触区202a的导电类型相同，如n型。可以理解地，当所述存储节点接触部203和所述位线接触区202a为n型掺杂时，位于所述存储节点接触部203和所述位线接触区202a下方的衬底20具有p型掺杂。

在一实施例中，所述位线插塞23b的材料包括氮化钛，氮化钛相比相关技术中提及的多晶硅具有更好的导电性，能够有效降低所述位线插塞23b和所述位线接触区202a之间的接触电阻。但不限于此，所述位线插塞23b还可以是其他具有良好的导电性能的材料，例如，钨、氮化钨、钛等。

在一实施例中，所述半导体结构还包括：位线层27a和设置在所述位线层27a上的位线盖层28a，所述位线层27a与所述位线插塞23b接触连接。在一具体的实施例中，所述位线层27a包括第一导电层271a和设置于所述第一导电层271a上的第二导电层272a。在一更具体的实施例中，所述第一导电层271a包括氮化钛层，所述第二导电层272a包括钨层。所述位线盖层28a的材料包括氮化硅。

在一实施例中，所述隔离结构201与所述位线接触区202a之间、所述第一介质层21与所述位线插塞23b之间设置有第三介质层29。在实际工艺中，后续将在所述存储节点接触部203的上方形成存储节点接触插塞，所述第三介质层29能够减小所述位线接触区202a、所述位线插塞23b与所述存储节点接触部203、部分所述存储节点接触插塞之间的寄生电容。在一些实施例中，所述第三介质层29还覆盖所述位线层27a的侧表面以及所述位线盖层28a的上表面和侧表面，以形成保护结构。所述第三介质层29的材料包括但不限于氮化物，如氮化硅。

在一实施例中，所述半导体结构还包括在垂直于所述衬底20的方向从下往上依次叠置于所述外围区PR内的第二栅介质层25a、第一栅极层26a、第二栅极层27b以及栅极盖层28b，所述第二栅介质层25a与所述有源区AA接触。在一些实施例中，所述第二栅极层27b包括第一栅极导电层271b和第二栅极导电层272b，所述第一栅极导电层271b与所述第一导电层271a为刻蚀同一材料层形成，所述第二栅极导电层272b与所述第二导电层272a为刻蚀同一材料层形成；所述栅极盖层28b与所述位线盖层28a为刻蚀同一材料层形成。

在一实施例中，所述第三介质层29还覆盖所述第二栅介质层25a、所述第一栅极层26a、所述第二栅极层27b的侧表面以及所述栅极盖层28b的上表面和侧表面。所述第一栅极层26a的材料包括掺杂或未经掺杂的多晶硅。所述第二栅介质层25a的材料包括氧化物，如氧化硅。

综上可知，所述位线插塞位于所述第一介质层内，且所述位线插塞的上表面与所述第一介质层的上表面齐平，也就是说，所述位线插塞位于所述位线接触区的顶表面上，所述位线插塞具有较薄的厚度，能够降低半导体结构内的寄生电容。

应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (18)

1.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触部，所述位线接触部和所述隔离结构具有与所述衬底的表面齐平的顶表面；

在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述隔离结构；

对所述第一介质层执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述隔离结构的部分顶表面；

在所述位线接触部的所述顶表面和所述隔离结构的所述部分顶表面上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；

移除部分所述位线插塞材料层以及部分所述位线接触部，形成位线插塞和位线接触区。

2.根据权利要求1所述的制造方法，其特征在于，对所述第一介质层执行刻蚀工艺，包括：

在所述第一介质层上形成图案化的掩模层；以所述图案化的掩模层为掩模，对所述第一介质层执行刻蚀工艺以形成开口，所述开口暴露出所述位线接触部的所述顶表面以及所述隔离结构的所述部分顶表面。

3.根据权利要求2所述的制造方法，其特征在于，在所述位线接触部的所述顶表面上形成位线插塞材料层，包括：

在所述衬底上形成导电材料，所述导电材料填充所述开口且覆盖所述第一介质层；

移除所述第一介质层及所述开口上方的所述导电材料，得到所述位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平。

4.根据权利要求1所述的制造方法，其特征在于，所述衬底包括存储区和外围区；在所述衬底上形成第一介质层，包括：

在所述存储区和所述外围区上同时形成所述第一介质层。

5.根据权利要求4所述的制造方法，其特征在于，在所述位线接触部的所述顶表面上形成位线插塞材料层之后，还包括：在所述外围区上形成第一栅极材料层。

6.根据权利要求5所述的制造方法，其特征在于，在所述外围区上形成第一栅极材料层，包括：

在所述衬底上形成氧化层，所述氧化层覆盖所述第一介质层；

移除所述外围区上的所述第一介质层和所述氧化层；

在所述外围区上形成第一栅极材料层；

移除所述存储区上的所述氧化层。

7.根据权利要求4所述的制造方法，其特征在于，在移除部分所述位线插塞材料层以及部分所述位线接触部之前，所述方法还包括：

在所述衬底上形成位线材料层，所述位线材料层与所述位线插塞材料层接触连接；

在所述位线材料层上形成第二介质层；

刻蚀所述第二介质层以形成位线盖层；刻蚀所述位线材料层以形成位线层。

8.根据权利要求7所述的制造方法，其特征在于，移除部分所述位线插塞材料层和部分所述位线接触部，包括：

以所述位线盖层和所述位线层为掩膜，执行自对准刻蚀工艺，将未被所述位线层覆盖的位线插塞材料层和位线接触部移除，形成位线插塞和位线接触区。

9.根据权利要求8所述的制造方法，其特征在于，所述位线插塞和所述位线接触区的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层，及部分所述位线接触部形成的；

所述制造方法还包括：在所述衬底上形成第三介质层，所述第三介质层填充所述空隙且覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。

10.根据权利要求9所述的制造方法，其特征在于，所述第一介质层的材料包括氧化硅和氮化硅中的至少一种；所述第二介质层的材料包括氮化硅；所述第三介质层的材料包括氮化硅。

11.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括由隔离结构限定的有源区，所述有源区内包括位线接触区，所述位线接触区具有与所述衬底的表面齐平的顶表面；

第一介质层，位于所述衬底的所述表面上，所述第一介质层至少覆盖部分所述隔离结构；

位线插塞，位于所述第一介质层内，所述位线插塞与所述位线接触区的所述顶表面接触，且所述位线插塞的上表面与所述第一介质层的上表面齐平。

12.根据权利要求11所述的半导体结构，其特征在于，所述位线插塞的材料包括氮化钛。

13.根据权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：位线层和设置在所述位线层上的位线盖层，所述位线层与所述位线插塞接触连接。

14.根据权利要求13所述的半导体结构，其特征在于，所述位线层包括第一导电层和设置于所述第一导电层上的第二导电层。

15.根据权利要求14所述的半导体结构，其特征在于，所述第一导电层包括氮化钛层，所述第二导电层包括钨层。

16.根据权利要求13所述的半导体结构，其特征在于，所述隔离结构与所述位线接触区之间、所述第一介质层与所述位线插塞之间设置有第三介质层。

17.根据权利要求16所述的半导体结构，其特征在于，所述第三介质层还覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。

18.根据权利要求17所述的半导体结构，其特征在于，所述第一介质层的材料包括氧化硅和氮化硅中的至少一种；所述位线盖层的材料包括氮化硅；所述第三介质层的材料包括氮化硅。

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