CN112864087B - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN112864087B
CN112864087B CN202110024313.0A CN202110024313A CN112864087B CN 112864087 B CN112864087 B CN 112864087B CN 202110024313 A CN202110024313 A CN 202110024313A CN 112864087 B CN112864087 B CN 112864087B
Authority
CN
China
Prior art keywords
layer
protective layer
bit line
dielectric layer
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110024313.0A
Other languages
English (en)
Other versions
CN112864087A (zh
Inventor
孔忠
洪海涵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110024313.0A priority Critical patent/CN112864087B/zh
Publication of CN112864087A publication Critical patent/CN112864087A/zh
Priority to PCT/CN2021/120262 priority patent/WO2022148067A1/zh
Application granted granted Critical
Publication of CN112864087B publication Critical patent/CN112864087B/zh
Priority to US18/177,807 priority patent/US20230209812A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明实施例提供一种半导体结构及其制作方法，制作方法包括：提供基底，基底具有多个相互间隔的沟槽和多个相互间隔的位线结构，且位线结构至少部分位于沟槽中；形成第一保护层，第一保护层至少包括覆盖位线结构侧壁的第一侧壁层和覆盖沟槽的表面的第二侧壁层；形成第二保护层，第一保护层和第二保护层填充满沟槽，且第二保护层至少包括由热氧化法形成的氧化硅层；形成第三保护层，第三保护层至少覆盖第二保护层远离基底的顶面，且第二保护层和第三保护层覆盖第一侧壁层的表面。本发明实施例有利于提高第一保护层、第二保护层和第三保护层对位线结构的保护效果，从而有利于提高半导体结构的良率。

Description

半导体结构及其制作方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体制程的微缩，位线结构的物理尺寸也会随其微缩，位于位线结构周围用于保护位线结构的绝缘层的物理尺寸也会随其微缩。然而，后续在半导体结构中形成其他导电结构时，容易对保护位线结构的绝缘层造成损伤，将部分位线结构暴露出来，使得其他导电结构与位线结构之间形成电连接，造成短路现象；甚至还会对部分位线结构造成损伤，导致位线结构的丢失，从而降低半导体结构的良率。
发明内容
本发明实施例解决的技术问题为提供一种半导体结构及其制作方法，有利于提高位于位线结构周围的绝缘层对位线结构的保护效果，从而有利于提高半导体结构的良率。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底具有多个相互间隔的沟槽和多个相互间隔的位线结构，且所述位线结构至少部分位于所述沟槽中；形成第一保护层，所述第一保护层至少包括覆盖所述位线结构侧壁的第一侧壁层和覆盖所述沟槽表面的第二侧壁层；形成第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层；形成第三保护层，所述第三保护层至少覆盖所述第二保护层远离所述基底的顶面，且所述第二保护层和所述第三保护层覆盖所述第一侧壁层的表面。
另外，所述基底还具有多个相互间隔的浅沟槽隔离结构，所述位线结构包括第一位线结构和第二位线结构，所述第一位线结构部分位于所述沟槽中，所述第二位线结构位于所述浅沟槽隔离结构上。
另外，所述形成第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层的工艺步骤包括：于所述第一保护层的表面形成硅材料层；对所述硅材料层进行热氧化处理，以形成初始氧化硅层；于所述初始氧化硅层的表面形成初始第一介质层；去除部分所述初始第一介质层，形成第一介质层；去除部分所述初始氧化硅层，形成氧化硅层；所述第一介质层和所述氧化硅层构成所述第二保护层。
另外，所述热氧化处理的温度为1000℃～1500℃。
另外，所述去除部分所述初始第一介质层，形成第一介质层的工艺步骤包括：以所述第一初始氧化层作为刻蚀停止层，利用第一等离子体刻蚀工艺，蚀刻部分所述初始第一介质层，形成所述第一介质层。
另外，在相同的第一等离子刻蚀工艺条件下，所述初始第一介质层和所述初始氧化层的刻蚀选择比大于10：1。
另外，所述去除部分所述初始氧化硅层，形成氧化硅层的工艺步骤包括：以所述第一保护层作为第二刻蚀停止层，利用第二等离子体刻蚀工艺，蚀刻部分所述初始氧化硅层，形成所述氧化硅层。
另外，在相同的第二等离子刻蚀工艺条件下，所述初始氧化硅层和所述第一保护层的刻蚀选择比大于10：1。
另外，形成所述第三保护层的工艺步骤包括：于所述第二保护层远离所述基底的顶面和所述第一保护层的部分表面沉积初始第二介质层；去除部分所述初始第二介质层，形成第二介质层；于所述第二介质层的表面沉积初始第三介质层；去除部分所述初始第三介质层，形成第三介质层；所述第二介质层和所述第三介质层构成所述第三保护层。
另外，所述第二介质层的介电常数小于所述第三介质层的介电常数。
另外，所述第三介质层和所述第一保护层的材料相同。
另外，所述第二介质层的材料的致密度小于所述第三介质层的材料的致密度。
相应地，本发明实施例还提供一种半导体结构，包括：基底，所述基底中具有多个相互间隔的沟槽和多个相互间隔的位线结构，且所述位线结构至少部分位于所述沟槽中；第一保护层，所述第一保护层至少包括覆盖所述位线结构侧壁的第一侧壁层和覆盖所述沟槽的表面的第二侧壁层；第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层；第三保护层，所述第三保护层至少覆盖所述第二保护层远离所述基底的顶面，且所述第二保护层和所述第三保护层覆盖所述第一侧壁层的表面。
另外，所述第二保护层包括所述氧化硅层和第一介质层，所述氧化硅层覆盖所述第二侧壁层的表面和部分所述第一侧壁层的表面，所述第一介质层覆盖所述氧化硅层的表面。
另外，所述第三保护层包括第二介质层和第三介质层，所述第二介质层和所述氧化硅层覆盖所述第一侧壁层的表面，所述第三介质层覆盖所述第二介质层的表面。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，在位线结构侧壁和沟槽表面均形成第一保护层，第一保护层至少包括覆盖位线结构侧壁的第一侧壁层和覆盖沟槽表面的第二侧壁层；在沟槽中还形成第二保护层，且第一保护层和第二保护层填充满沟槽，第二保护层至少包括由热氧化法形成的氧化硅层；后续还形成有第三保护层，第三保护层至少覆盖第二保护层远离所述基底的顶面，且第二保护层和第三保护层覆盖第一侧壁层的表面。利用上述技术方案形成保护位线结构的绝缘层，可以在部分绝缘层填满沟槽的情况下，对位线结构进行很好的保护，使半导体结构的良率达到要求。
另外，形成第二保护层的工艺步骤包括：先在第一保护层的表面形成硅材料层；然后对硅材料层进行热氧化处理，以形成初始氧化硅层；于初始氧化硅层的表面形成初始第一介质层；去除部分初始第一介质层，形成第一介质层；去除部分初始氧化硅层，形成氧化硅层；第一介质层和氧化硅层构成所述第二保护层。其中，热氧化处理的温度为1000℃～1500℃，通过高温热氧化处理的氧化硅层的致密度较大，且在热氧化处理的过程中，对形成的第一保护层进行了一次类似强化的作用，使最终形成的保护位线结构的绝缘层的致密性更好，增强保护位线的功能。另外，氧化硅层的介电常数小于第一保护层的介电常数，可以在达到保护位线结构的同时，降低寄生电容，保证半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图5为本发明第一实施例提供的半导体结构的制作方法中各步骤对应的剖面结构示意图；
图6至图15为本发明第二实施例提供的半导体结构的制作方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中用于保护位线结构的绝缘层容易被损伤，降低绝缘层对位线结构的保护效果。
经分析可知，用于保护位线结构的绝缘层的物理尺寸较小，则后续刻蚀部分绝缘层和部分用于承载位线结构的基底，以形成电容接触孔时，不易控制刻蚀停止点，因而容易将位于位线结构侧壁的部分绝缘层也刻蚀掉，暴露出部分位线结构，后续在电容接触孔中填充导电材料形成电容接触插塞时，造成电容接触插塞与位线接触层相连接，导致位线结构与电容接触插塞之间短路。此外，后续刻蚀工艺甚至会对位线结构造成损伤，使得部分位线结构丢失，影响半导体结构的正常工作。
为解决上述问题，本发明实施提供一种半导体结构的制作方法，其中，第一保护层和第二保护层填充满沟槽，且第一保护层至少包括覆盖位线结构侧壁的第一侧壁层和覆盖沟槽表面的第二侧壁层，第二保护层至少包括由热氧化法形成的氧化硅层，此外，在第二保护层远离所述基底的顶面形成有第三保护层，且第二保护层和第三保护层覆盖第一侧壁层的表面。因而，第一保护层、第二保护层以及第三保护层共同构成保护位线结构的绝缘层，有利于在部分绝缘层填满沟槽的情况下，对位线结构进行很好的保护，使半导体结构的良率达到要求。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1至图5为本发明第一实施例提供的半导体结构的制作方法中各步骤对应的剖面结构示意图。
参考图1，半导体结构的制作方法包括：提供基底100，基底100具有多个相互间隔的沟槽101和多个相互间隔的位线结构102，且位线结构102至少部分位于沟槽101中。
具体地，位线结构102包括依次堆叠形成的位线接触层112、扩散阻挡层122、位线导电层132以及位线绝缘层142。其中，位线接触层112的材料为多晶硅，扩散阻挡层122的材料为氮化钛，位线导电层132的材料为钨，位线绝缘层142的材料为氮化硅。
本实施例中，基底100中还具有多个相互间隔的浅沟槽隔离结构111，位线结构102包括第一位线结构和第二位线结构，第一位线结构部分位于沟槽101中，第二位线结构位于浅沟槽隔离结构111上。
继续参考图1，形成第一保护层103，第一保护层103至少包括覆盖位线结构102侧壁的第一侧壁层113和覆盖沟槽101的表面的第二侧壁层123。
具体地，第一侧壁层113位于位线结构102的两个侧壁，第二侧壁层123位于沟槽101的底部和侧壁，图1中虚线为第一侧壁层113和第二侧壁层123的分界线。
本实施例中，形成第一保护层103的方法包括化学气相沉积法或原子层沉积法等，因此第一保护层103还覆盖基底100的表面和位线结构102的顶部，则后续对半导体结构进行高温氧化处理时，有利于通过第一保护层103保护位线结构102和基底100，避免位线结构102和基底100发生氧化反应，从而避免位线结构102和基底100的材料特性发生改变，影响半导体结构的工作性能。此外，第一保护层103的材料可以为氮化硅。
参考图4，形成第二保护层115，第一保护层103和第二保护层115填充满沟槽，且第二保护层115为单层结构，具体地，第二保护层115为热氧化法形成的氧化硅层。
具体地，形成第二保护层115的工艺步骤包括：
参考图2，于第一保护层103的表面形成硅材料层104；参考图3，对硅材料层104进行热氧化处理，以形成初始氧化硅层105；参考图4，去除部分初始氧化硅层105，形成氧化硅层。
本实施例中，由热氧化法形成的氧化硅层有利于提高第二保护层115的致密度。由于第一保护层103和第二保护层115填充满沟槽，则后续采用第一刻蚀工艺去除相邻位线结构102之间的部分第一保护层103和部分基底100，以形成电容接触孔时，沟槽101中的氧化硅层能有效阻挡第一刻蚀工艺的横向刻蚀，有利于降低第一刻蚀工艺对第二保护层115的刻蚀速率，避免后续形成电容接触孔的步骤中，第二保护层115被刻穿，露出位线结构102的位线接触层112(参考图1)，因而有利于提高第二保护层115对位线结构102的保护效果。
参考图4和图5，形成第三保护层119，第三保护层119至少覆盖第二保护层115远离基底100的顶面，且第二保护层115和第三保护层119覆盖第一侧壁层113(参考图1)的表面。具体地，第三保护层119包括依次堆叠形成的第二介质层117和第三介质层118。
本实施例中，第三保护层119和第一保护层103共同对高于沟槽101开口的位线结构102进行保护，且第三保护层119不仅覆盖第二保护层115远离基底100的顶面，而且还覆盖位于基底100表面的部分第一保护层103，这样在第二保护层115填满沟槽101的同时，可以对位线结构102进行很好的保护。
本发明第二实施例还提供一种半导体结构的制作方法，该实施例与前述实施例大致相同，主要区别在于形成第二保护层的工艺步骤不同。以下将结合附图对本发明第二实施例提供的半导体结构的制作方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
参考图6，半导体结构的制作方法包括：提供基底200，基底200具有多个相互间隔的沟槽201和多个相互间隔的位线结构202，且位线结构202至少部分位于沟槽201中。具体地，位线结构202包括依次堆叠形成的位线接触层212、扩散阻挡层222、位线导电层232以及位线绝缘层242。
继续参考图6，形成第一保护层203，第一保护层203至少包括覆盖位线结构202侧壁的第一侧壁层213和覆盖沟槽201的表面的第二侧壁层223，且第一保护层203还覆盖基底200的表面和位线结构202的顶部。
具体地，第一侧壁层213位于位线结构202的两个侧壁，第二侧壁层223位于沟槽201的底部和侧壁，图6中虚线为第一侧壁层213和第二侧壁层223的分界线。
参考图11，形成第二保护层209，第一保护层203和第二保护层209填充满沟槽。本实施例中，第二保护层209为双层结构。具体地，形成第二保护层209的工艺步骤包括：
参考图7，于第一保护层203的表面形成硅材料层204。本实施例中，由于第一保护层203覆盖基底100、沟槽201以及位线结构202的表面，因而硅材料层204也位于基底200上、沟槽201中以及位线结构202的表面上，则形成硅材料层204的方法可以与形成第一保护层203的方法相同，具体可以为化学气相沉积法或外延沉积法中的一种，在其他实施例中，形成硅材料层的方法也可以与形成第一保护层的方法不同。此外，硅材料层204可以为单晶硅、多晶硅或者非晶硅。
参考图8，对硅材料层204(参考图7)进行热氧化处理，以形成初始氧化硅层205。本实施例中，初始氧化硅层205的致密度大于硅材料层204的致密度，有利于提高后续形成的第二保护层对位线结构202的保护效果。
具体地，热氧化处理的温度为1000℃～1500℃。优选地，热氧化处理的温度为1250℃，有利于保证经热氧化处理形成的初始氧化硅层205的致密度符合要求的同时，避免腔室内的温度过高，使得半导体结构中的其他结构发生严重的热膨胀，造成相关结构之间的接触不良，影响半导体结构整体的稳定性。
参考图9，于初始氧化硅层205(参考图8)的表面形成初始第一介质层206，且初始第一介质层206也位于基底200上、沟槽201中以及位线结构202的表面上。进一步地，部分初始第一介质层206和部分初始氧化硅层205共同组成后续的第二保护层，部分第一保护层203和后续形成的第二保护层共同填充满沟槽201。
本实施例中，形成初始第一介质层206的方法可以与形成第一保护层203的方法相同，可以为化学气相沉积或原子层沉积中的一种，在其他实施例中，形成初始第一介质层的方法也可以与形成第一保护层的方法不同。此外，初始第一介质层206可以为氮化硅层。
参考图10，去除部分初始第一介质层206(参考图9)，形成第一介质层216。
具体地，去除部分初始第一介质层206，形成第一介质层216的工艺步骤包括：以初始氧化层205作为第一刻蚀停止层，利用第一等离子体刻蚀工艺，蚀刻部分初始第一介质层206，形成第一介质层216。
本实施例中，初始第一介质层206与初始氧化层205之间的致密度差异较大，因而采用第一等离子体刻蚀工艺蚀刻初始第一介质层206至露出初始氧化层205时，第一等离子体刻蚀工艺的刻蚀速率发生明显的变化，则有利于将初始氧化层205作为第一刻蚀停止层，避免第一等离子体刻蚀工艺对处于沟槽201中的初始第一介质层206造成损伤。从制作工艺的角度而言，降低第一等离子体刻蚀工艺的刻蚀误差，使得后续形成的第二保护层的物理尺寸更精确，有利于进一步加强后续形成的第二保护层对位线结构202的保护效果。
具体地，在相同的第一等离子刻蚀工艺条件下，初始第一介质层206和初始氧化层205的刻蚀选择比大于10：1，有利于在采用第一等离子刻蚀工艺蚀刻初始第一介质层206时，准确地在露出初始氧化层205时停止。
本实施例中，由于采用第一等离子体刻蚀工艺对初始第一介质层206进行蚀刻，以形成第一介质层216时，第一等离子体刻蚀工艺在初始氧化硅层205远离基底200的顶面处停止，因而第一介质层216远离基底200的顶面与初始氧化硅层205远离基底200的顶面齐平。
参考图11，去除部分初始氧化硅层205(参考图10)，形成氧化硅层215；第一介质层216和氧化硅层215构成第二保护层209。
具体地，去除部分初始氧化硅层205，形成氧化硅层215的工艺步骤包括：以第一保护层203作为第二刻蚀停止层，利用第二等离子体刻蚀工艺，蚀刻部分初始氧化硅层205，形成氧化硅层215，则第一介质层216和氧化硅层215共同组成第二保护层209。
本实施例中，初始氧化硅层205与第一保护层203之间的致密度差异较大，因而采用第二等离子体刻蚀工艺蚀刻初始氧化硅层205至露出第一保护层103时，第二等离子体刻蚀工艺的刻蚀速率发生明显的变化，则有利于将第一保护层203作为第二刻蚀停止层，避免第二等离子体刻蚀工艺对处于沟槽201中的初始氧化层205造成损伤。从制作工艺的角度而言，降低第二等离子体刻蚀工艺的刻蚀误差，使得后续形成的第二保护层的物理尺寸更精确，有利于进一步加强后续形成的第二保护层对位线结构202的保护效果。
具体地，在相同的等离子刻蚀工艺条件下，初始氧化硅层205和第一保护层203的刻蚀选择比大于10：1，有利于在采用第二等离子刻蚀工艺蚀刻初始氧化硅层205时，准确地在露出第一保护层203时停止。
本实施例中，由于采用第二等离子体刻蚀工艺对初始氧化硅层205进行蚀刻，以形成氧化硅层215时，第二等离子体刻蚀工艺在第一保护层203远离基底200的顶面处停止，因而氧化硅层215远离基底200的顶面与第一保护层203远离基底200的顶面齐平，则第一介质层216远离基底200的顶面略高于氧化硅层215远离基底200的顶面。进一步地，第一介质层216的材料为氮化硅层，第一介质层216的致密度大于氧化硅层215的致密度，有利于进一步增大第二保护层209整体的致密度，因而有利于进一步加强第二保护层209对位线结构202的保护效果。
参考图15，形成第三保护层29，第三保护层219至少覆盖第二保护层209远离基底200的顶面，且第二保护层209和第三保护层219覆盖第一侧壁层213(参考图6)的表面。
本实施例中，第三保护层219和第一保护层203共同对高于沟槽201开口的位线结构202进行保护，且第三保护层219不仅覆盖第二保护层209远离基底200的顶面，而且还覆盖位于基底200表面的部分第一保护层203。
具体地，形成第三保护层219的工艺步骤包括：
参考图12，于第二保护层209(参考图11)远离基底200的顶面和第一保护层203的部分表面沉积初始第二介质层207。此处，第一保护层203的部分表面指的是第一保护层203暴露在空气中的表面。
本实施例中，在沿垂直于位线结构202延伸方向的方向上，初始第二介质层207的厚度大于第二保护层209的厚度，即初始第二介质层207不仅覆盖氧化硅层215远离基底200的顶面，还覆盖第一介质层216远离基底200的顶面。此外，形成初始第二介质层207的方法包括化学气相沉积法或原子层沉积法，且初始第二介质层207的材料可以为氧化硅。
参考图13，去除部分初始第二介质层207，形成第二介质层217。本实施例中，第二介质层217位于位线结构202的顶部，且还覆盖第二保护层209远离基底200的顶面和部分第一侧壁层213(参考图1)。由于在沿垂直于位线结构202延伸方向的方向上，第二介质层217的厚度较厚，则后续经过刻蚀工艺在相邻位线结构202之间形成电容接触孔时，有利于增大第二介质层217和电容接触插塞之间的绝缘性和避免该刻蚀工艺将第二介质层217刻穿，暴露出位线结构202；此外，第二介质层217的介电常数比第一保护层203的介电常数小，则后续在相邻位线结构202之间形成电容接触插塞，以及在电容接触插塞上形成电容时，第二介质层217有利于降低位线结构202与电容接触插塞和电容之间的寄生电容，以降低半导体结构中信号延迟的概率，从而有利于提高半导体结构的电学性能。
参考图14，于第二介质层217的表面沉积初始第三介质层208。形成初始第三介质层208的方法包括化学气相沉积法或原子层沉积法，且初始第三介质层208的材料可以为氮化硅。
参考图15，去除部分初始第三介质层208(参考图14)，形成第三介质层218，第二介质层217和第三介质层218构成第三保护层219。
在其他实施例中，也可以在形成初始第二介质层之后，直接在初始第二介质层表面形成初始第三介质层，然后去除部分初始第三介质层和部分初始第二介质层，以形成第三介质层和第二介质层。
具体地，第二介质层217的介电常数小于第三介质层218的介电常数，且第二介质层217的材料的致密度小于第三介质层218的材料的致密度。因而第二介质层217和第三介质层218构成的第三保护层219整体不仅具有较合适的介电常数，且具有较合适的致密度，则后续在相邻位线结构202之间形成电容接触插塞，以及在电容接触插塞上形成电容时，第三保护层219不仅有利于降低位线结构202与电容接触插塞和电容之间的寄生电容，还有利于阻挡后续刻蚀工艺的横向刻蚀，以避免位线结构202被刻蚀。
本实施例中，第三介质层218和第一保护层203的材料相同，则后续可采用同一种刻蚀工艺去除位于基底200表面的第三介质层218和第一保护层203时，有利于简化制备半导体结构的工艺步骤。
综上所述，本实施例中，在沟槽201中形成第二保护层209，且第二保护层209至少包括由热氧化法形成的氧化硅层215，则后续在半导体结构中形成其他导电结构，采用刻蚀工艺时，位于沟槽201表面的第一保护层203和经热氧化形成的氧化硅层215均能阻挡该刻蚀工艺的横向刻蚀，使得在该刻蚀工艺结束时，第一保护层203和氧化硅层215中的至少一者被刻蚀的程度较低，从而有利于提高第一保护层203和氧化硅层215对位线结构202的保护效果。此外，第三保护层219和第二保护层209共同覆盖第一保护层203的第一侧壁层213表面，有利于进一步加强位线结构202被保护的效果，且通过不同介电常数的材料设置第三保护层219有利于降低位线结构202与后续形成的其他导电结构之间的寄生电容，从而减小位线结构202与其他导电结构之间的延时效应，有利于提高半导体结构的电学性能。
相应地，本发明第三实施例还提供一种半导体结构，该半导体结构由上述第一实施例提供的半导体结构的制作方法制成。
参考图5，半导体结构包括：基底100，基底100中具有多个相互间隔的沟槽101(参考图1)和多个相互间隔的位线结构102，且位线结构102至少部分位于沟槽101中；第一保护层103，第一保护层103至少包括覆盖位线结构102侧壁的第一侧壁层113和覆盖沟槽101的表面的第二侧壁层123；第二保护层115，第一保护层103和第二保护层115填充满沟槽101，且第二保护层115至少包括由热氧化法形成的氧化硅层；第三保护层119，第三保护层119至少覆盖第二保护层115远离基底100的顶面，且第二保护层115和第三保护层119覆盖第一侧壁层113的表面。
本实施例中，第一保护层103还位于位线结构102的顶部，且第二保护层115为单层结构，具体地，第二保护层115为热氧化法形成的氧化硅层，具有较高的致密度，则第一保护层103、第二保护层115以及第三保护层119共同包裹着位线结构102，则后续在半导体结构中形成其他导电结构，采用刻蚀工艺时，有利于阻挡该刻蚀工艺的横向刻蚀，以避免暴露出位线结构102和导致位线结构102的丢失。
第三保护层119包括第二介质层117和第三介质层118，第二介质层117和第二保护层115覆盖第一侧壁层113的表面，且还覆盖位于基底100表面的部分第一保护层103，第三介质层118覆盖第二介质层117的表面。此外，第二介质层117的介电常数小于第三介质层118的介电常数，进一步地第二介质层117的材料可以为氧化硅，第三介质层118的材料可以为氮化硅，有利于降低位线结构102与后续形成的其他导电结构之间的寄生电容，从而有利于提高半导体结构的电学性能。
本发明第四实施例还提供一种半导体结构，该实施例与前述实施例大致相同，主要区别在于第二保护层为单层结构。以下将结合附图对本发明第四实施例提供的半导体结构进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
参考图15，半导体结构包括：基底200，基底200中具有多个相互间隔的沟槽201(参考图6)和多个相互间隔的位线结构202，且位线结构202至少部分位于沟槽201中；第一保护层203，第一保护层203至少包括覆盖位线结构202侧壁的第一侧壁层213和覆盖沟槽101的表面的第二侧壁层223；第二保护层209，第一保护层203和第二保护层209填充满沟槽201，且第二保护层209至少包括由热氧化法形成的氧化硅层215；第三保护层229，第三保护层229至少覆盖第二保护层209远离基底200的顶面，且第二保护层209和第三保护层229覆盖第一侧壁层213的表面。
具体地，第二保护层209包括氧化硅层215和第一介质层216，氧化硅层215覆盖第二侧壁层223的表面和部分第一侧壁层213的表面，第一介质层216覆盖氧化硅层215的表面。其中，氧化硅层215的介电常数小于第一介质层216的介电常数，有利于降低位线结构202与后续形成的其他导电结构之间的寄生电容。此外，第一介质层216有利于提高第二保护层209整体的厚度，因而后续采用刻蚀工艺去除相邻位线结构202之间的部分第一保护层203和部分基底200，以形成电容接触孔时，第二保护层209能有效阻挡该刻蚀工艺的横向刻蚀，有利于降低该刻蚀工艺对第二保护层209的刻蚀速率，避免后续形成电容接触孔的步骤中，第二保护层209被刻穿，露出位线结构202的位线接触层212(参考图6)，因而有利于提高第二保护层209对位线结构202的保护效果。
第三保护层219包括第二介质层217和第三介质层218，第二介质层217和氧化硅层215覆盖第一侧壁层213的表面，第三介质层218覆盖第二介质层217的表面。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (13)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底具有多个相互间隔的沟槽和多个相互间隔的位线结构，且所述位线结构至少部分位于所述沟槽中；
形成第一保护层，所述第一保护层至少包括覆盖所述位线结构侧壁的第一侧壁层和覆盖所述沟槽表面的第二侧壁层；
形成第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层；
形成第三保护层，所述第三保护层至少覆盖所述第二保护层远离所述基底的顶面，且所述第二保护层和所述第三保护层覆盖所述第一侧壁层的表面；
其中，形成所述第三保护层的工艺步骤包括：
于所述第二保护层远离所述基底的顶面和所述第一保护层的部分表面沉积初始第二介质层；
去除部分所述初始第二介质层，形成第二介质层，且沿所述位线结构指向所述第一侧壁层的方向上，所述第二介质层的厚度大于所述第二保护层的厚度；
于所述第二介质层的表面沉积初始第三介质层；
去除部分所述初始第三介质层，形成第三介质层；
所述第二介质层和所述第三介质层构成所述第三保护层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述基底还具有多个相互间隔的浅沟槽隔离结构，所述位线结构包括第一位线结构和第二位线结构，所述第一位线结构部分位于所述沟槽中，所述第二位线结构位于所述浅沟槽隔离结构上。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述形成第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层的工艺步骤包括：
于所述第一保护层的表面形成硅材料层；
对所述硅材料层进行热氧化处理，以形成初始氧化硅层；
于所述初始氧化硅层的表面形成初始第一介质层；
去除部分所述初始第一介质层，形成第一介质层；
去除部分所述初始氧化硅层，形成氧化硅层；
所述第一介质层和所述氧化硅层构成所述第二保护层。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述热氧化处理的温度为1000℃～1500℃。
5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述去除部分所述初始第一介质层，形成第一介质层的工艺步骤包括：
以所述初始氧化硅 层作为第一刻蚀停止层，利用第一等离子体刻蚀工艺，蚀刻部分所述初始第一介质层，形成所述第一介质层。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，在相同的第一等离子刻蚀工艺条件下，所述初始第一介质层和所述初始氧化层的刻蚀选择比大于10：1。
7.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述去除部分所述初始氧化硅层，形成氧化硅层的工艺步骤包括：
以所述第一保护层作为第二刻蚀停止层，利用第二等离子体刻蚀工艺，蚀刻部分所述初始氧化硅层，形成所述氧化硅层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，在相同的第二等离子刻蚀工艺条件下，所述初始氧化硅层和所述第一保护层的刻蚀选择比大于10：1。
9.根据权利要求1或3所述的半导体结构的制作方法，其特征在于，所述第二介质层的介电常数小于所述第一保护层的介电常数。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述第三介质层和所述第一保护层的材料相同。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述第二介质层的材料的致密度小于所述第三介质层的材料的致密度。
12.一种半导体结构，其特征在于，包括：
基底，所述基底中具有多个相互间隔的沟槽和多个相互间隔的位线结构，且所述位线结构至少部分位于所述沟槽中；
第一保护层，所述第一保护层至少包括覆盖所述位线结构侧壁的第一侧壁层和覆盖所述沟槽的表面的第二侧壁层；
第二保护层，所述第一保护层和所述第二保护层填充满所述沟槽，且所述第二保护层至少包括由热氧化法形成的氧化硅层；
第三保护层，所述第三保护层至少覆盖所述第二保护层远离所述基底的顶面，且所述第二保护层和所述第三保护层覆盖所述第一侧壁层的表面；
其中，所述第三保护层包括第二介质层和第三介质层，所述第二介质层覆盖所述第一侧壁层的表面，所述第三介质层覆盖所述第二介质层的表面，且沿所述位线结构指向所述第一侧壁层的方向上，所述第二介质层的厚度大于所述第二保护层的厚度。
13.根据权利要求12所述的半导体结构，其特征在于，所述第二保护层包括所述氧化硅层和第一介质层，所述氧化硅层覆盖所述第二侧壁层的表面和部分所述第一侧壁层的表面，所述第一介质层覆盖所述氧化硅层的表面。
CN202110024313.0A 2021-01-08 2021-01-08 半导体结构及其制作方法 Active CN112864087B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110024313.0A CN112864087B (zh) 2021-01-08 2021-01-08 半导体结构及其制作方法
PCT/CN2021/120262 WO2022148067A1 (zh) 2021-01-08 2021-09-24 半导体结构及其制作方法
US18/177,807 US20230209812A1 (en) 2021-01-08 2023-03-03 Semiconductor structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110024313.0A CN112864087B (zh) 2021-01-08 2021-01-08 半导体结构及其制作方法

Publications (2)

Publication Number Publication Date
CN112864087A CN112864087A (zh) 2021-05-28
CN112864087B true CN112864087B (zh) 2023-02-28

Family

ID=76005568

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110024313.0A Active CN112864087B (zh) 2021-01-08 2021-01-08 半导体结构及其制作方法

Country Status (3)

Country Link
US (1) US20230209812A1 (zh)
CN (1) CN112864087B (zh)
WO (1) WO2022148067A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864087B (zh) * 2021-01-08 2023-02-28 长鑫存储技术有限公司 半导体结构及其制作方法
CN114400205A (zh) * 2022-01-13 2022-04-26 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900584A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 具有线型气隙的半导体器件及其制造方法
CN105280608A (zh) * 2014-07-25 2016-01-27 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110246841A (zh) * 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
CN110491876A (zh) * 2019-08-23 2019-11-22 福建省晋华集成电路有限公司 半导体存储元件的制造方法及该元件
CN111354711A (zh) * 2018-12-24 2020-06-30 三星电子株式会社 半导体存储器装置及其制造方法
CN112018080A (zh) * 2020-09-04 2020-12-01 福建省晋华集成电路有限公司 存储器及其形成方法
CN112086457A (zh) * 2019-06-14 2020-12-15 三星电子株式会社 包括空气间隔件的半导体装置及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101935007B1 (ko) * 2012-03-30 2019-01-04 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101917815B1 (ko) * 2012-05-31 2018-11-13 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR20150055469A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102606784B1 (ko) * 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN212810304U (zh) * 2020-09-04 2021-03-26 福建省晋华集成电路有限公司 存储器
CN112864087B (zh) * 2021-01-08 2023-02-28 长鑫存储技术有限公司 半导体结构及其制作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900584A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 具有线型气隙的半导体器件及其制造方法
CN105280608A (zh) * 2014-07-25 2016-01-27 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置
CN110246841A (zh) * 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN111354711A (zh) * 2018-12-24 2020-06-30 三星电子株式会社 半导体存储器装置及其制造方法
CN112086457A (zh) * 2019-06-14 2020-12-15 三星电子株式会社 包括空气间隔件的半导体装置及其制造方法
CN110491876A (zh) * 2019-08-23 2019-11-22 福建省晋华集成电路有限公司 半导体存储元件的制造方法及该元件
CN112018080A (zh) * 2020-09-04 2020-12-01 福建省晋华集成电路有限公司 存储器及其形成方法

Also Published As

Publication number Publication date
US20230209812A1 (en) 2023-06-29
CN112864087A (zh) 2021-05-28
WO2022148067A1 (zh) 2022-07-14

Similar Documents

Publication Publication Date Title
KR102175040B1 (ko) 반도체 소자 및 그 제조 방법
US8642466B2 (en) Semiconductor device with air gap and method for fabricating the same
US11101272B2 (en) DRAM and method for manufacturing the same
CN112185980B (zh) 一种三维存储器及其制作方法
US11037930B2 (en) Semiconductor devices
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
US20230209812A1 (en) Semiconductor structure and manufacturing method thereof
CN114420642A (zh) 半导体结构的形成方法以及半导体结构
WO2022088788A1 (zh) 半导体结构的形成方法以及半导体结构
US11398392B2 (en) Integrated circuit device and method of manufacturing the same
KR20010098847A (ko) Ｓｏｉ 기판 내의 트렌치 커패시터 및 그 형성방법
US20110159677A1 (en) Method of fabricating landing plug contact in semiconductor memory device
US11239111B1 (en) Method of fabricating semiconductor device
US20070184694A1 (en) Wiring structure, semiconductor device and methods of forming the same
CN111524887B (zh) 半导体装置及其制造方法
US20220359525A1 (en) Memory device and method of forming the same
US20240234541A9 (en) Semiconductor device and method for manufacturing the same
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
US20230389297A1 (en) Semiconductor structure and method for forming the same
US20240244823A1 (en) Semiconductor devices
US7205193B2 (en) Semiconductor device and method for fabricating the same
CN114078780B (zh) 半导体结构及其制作方法
US20240172421A1 (en) Semiconductor devices
US20230317507A1 (en) Semiconductor structure and fabrication method thereof
KR20230140269A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant