KR20010098847A - Ｓｏｉ 기판 내의 트렌치 커패시터 및 그 형성방법 - Google Patents
Ｓｏｉ 기판 내의 트렌치 커패시터 및 그 형성방법 Download PDFInfo
- Publication number
- KR20010098847A KR20010098847A KR1020010022136A KR20010022136A KR20010098847A KR 20010098847 A KR20010098847 A KR 20010098847A KR 1020010022136 A KR1020010022136 A KR 1020010022136A KR 20010022136 A KR20010022136 A KR 20010022136A KR 20010098847 A KR20010098847 A KR 20010098847A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- silicon layer
- capacitor
- semiconductor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 101
- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- 239000010703 silicon Substances 0.000 claims abstract description 50
- 239000000463 material Substances 0.000 claims abstract description 37
- 239000012212 insulator Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
트렌치 커패시터는 상부 실리콘층 및 절연층을 통과하여 반도체 베이스 기판 속으로 확장하는 SOI(silicon-on-insulator) 상에 형성된다. 상기 트랜지스터의 외부 전극은 트렌치 커패시터가 형성되는 트렌치를 경계짓는 반도체 베이스 기판의 일부를 포함한다. 이 외부 전극은 상기 트렌치 커패시터와 아주 근접하여 형성되는 접촉 구조물과 연결되고, 상기 절연층을 통과하여 확장한다. 트렌치 커패시터와 접촉 구조물을 동시에 제조하는 방법은 두 개의 트렌치 개구부를 형성하는 단계, 트렌치 개구부 중 하나에 유전체 라이너(dielectric liner)를 형성하는 단계, 그러고 나서 각각의 트렌치 개구부를 반도체 재료로 채우는 단계를 포함한다.
Description
본 발명은 반도체 장치 및 그 형성방법에 관한 것이다. 더욱 상세하게는 본 발명은 SOI(silicon-on-insulator) 기판 상에 형성된 트렌치 커패시터에 관한 것이다.
반도체 장치는 일반적으로 다양한 전하 축적 기능을 수행하기 위하여 다수의 커패시터를 사용한다. 커패시터는 유전체와 같은 절연 재료로 상호 절연된 2개의 전극을 포함한다. 전극들은 보통 전도성 또는 반전도성 재료로 형성된다. 따라서 종래의 반도체 제조 방법에 따르면, 커패시터는 종적으로 스택을 이루어 형성되고(vertically stacked), 수평으로 형성되는 유전체 재료를 포함하는데, 이 유전체 재료는 그 상부 또는 하부에 형성되는 전도성 또는 반전도성 재료를 절연한다. 전도성 재료로 사용되는 재료로는 여러 금속을 포함하며, 반전도성 재료로 사용되는 재료에는 실리콘 기판 그 자체뿐 아니라 도핑된 폴리실리콘과 다른 막(films)을 포함한다. 커패시터의 전하를 축적하는 능력은 커패시터 면적에 의존한다. 커패시터의 전하 축적 능력을 강화시키기 위하여 커패시터의 면적이 증가함에 따라 종래의 스택 커패시터(stacked capacitor)는 반도체 기판의 표면 위에 형성되기 때문에, 다른 상황에서는 다른 장치물(device features)을 위하여 사용될 수 있는 기판 표면적을 희생시킨다. 그 결과로서 그리고 커패시터들이 차지하는 표면적으로 최소화하기 위하여, 트렌치 커패시터가 반도체 제조 산업에서 매우 각광받게 되었다.
트렌치 커패시터는 반도체 기판의 표면에서 아래로 확장되며, 트렌치 커패시터가 형성되는 트렌치 개구부(opening)의 깊이 및 폭에 따라 증가 하는 커패시터 영역을 포함한다. 따라서, 커패시터의 전하 축적 능력은 기판 표면적을 희생시키지 않고 단순히 트렌치의 깊이를 증가시킴으로써 증가될 수 있다는 것을 알 수 있다. 때문에 트렌치 커패시터는 매우 각광받는다.
반도체 제조 산업의 최근 추세는 절연체 상 실리콘(silicon-on-insulator, SOI) 기판을 사용하는 방향으로 진행되어 왔다. SOI 기판은 상부 실리콘층(upper silicon layer) 내에 형성되고, 벌크 기판(bulk substrate)과 절연되는 능동 소자로 인하여 각광받고 있다. 그러므로, 기판을 통한 장치 누설(device leakage)은 최소화되고 기판과 전기적으로 연결되는 것과 관련된 다른 문제들은 방지된다. 그러나 SOI 기술의 사용에는 트렌치 커패시터를 형성하기 위하여 일반적으로 트렌치 개구부를 사용하기 때문에, 트렌치 커패시터가 충분한 커패시터 면적을 갖기 위하여 SOI 기판의 절연층을 통과하여 확장되어야 하는 문제가 발생한다. 이 문제는 트렌치 커패시터 전극들의 외부가 트렌치 개구부를 경계짓는 기판 영역이기 때문에기인하는 것이다. 트렌치 개구부는 다른 전극을 절연하는 유전체 라이너(dielectric liner)로 채워지며, 외부 전극으로부터 일반적으로 반도체 재료로 형성되는 플러그(plug)는 트렌치 내에 배치된다. SOI 기술의 트렌치 커패시터의 사용과 관련된 단점은 외부 커패시터 전극이 SOI 기판 구조의 절연막에 의해 기판 표면과 절연되고 쉽게 접속될 수 없는 것이다. SOI 기술을 이용한 커패시터 집적에 대한 대안적인 접근방법은 기판 표면 위에 형성되며 장치 기하(device geometry)의 희생을 초래하는 커패시터 영역을 포함하는 스택 커패시터로 되돌아 갈 것이다.
오늘날의 장치 집적의 진보에 있어서 이러한 특수한 접근은 환영받지 못한다.
본 발명은 이러한 점을 감안하여, SOI 기술과 조화를 이루는 공간 절약 트렌치 커패시터를 제공하는 것을 목적으로 한다.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 트렌치 커패시터(trench capacitor) 및 접촉 구조물(contact structure)을 형성하기 위하여 사용된 공정 순서를 나타낸 도면이다.
도 1은 SOI 기판 내에 형성된 두 개의 트렌치 개구부(trench opening)를 나타낸 단면도이다.
도 2는 도 1에 나타낸 구조 위에 형성된 산화 저항막(oxidation resistant film) 위에 형성된 마스킹 패턴(masking pattern)을 나타내는 단면도이다.
도 3은 산화 저항막이 제거된 후의 도 2의 구조를 나타내는 단면도이다.
도 4는 트렌치 개구부 중 하나의 내부에 형성되는 산화물 라이너(oxide liner)를 나타내는 단면도.
도 5는 트렌치 커패시터와 접촉 구조물을 나타내는 단면도이다.
도 6은 전기적인 접촉들을 위한 개구부들이 구비된 후의 도 5에 도시한 구조를 나타낸 단면도이다.
도 7 내지 도 9는 본 발명의 제2 실시예에 따른 트렌치 커패시터 및 접촉 구조물을 형성하기 위하여 사용되는 공정 순서를 나타낸 도면이다.
도 7은 SOI 기판 내에 형성된 트렌치 개구부를 나타낸 도면이다.
도 8은 도 7에 나타낸 트렌치 개구부에 형성된 트렌치 커패시터를 나타내는 도면이다.
도 9는 전기적인 접촉들을 위한 개구부들이 구비된 후의 도 8에 도시한 트렌치 커패시터를 나타낸 단면도이다.
본 발명은 SOI 기술과 조화를 이루는 트렌치 커패시터를 제공한다. 본 발명의 트렌치 커패시터는 상부 실리콘층 및 절연층을 통과하여 확장하고, 절연층 바로 아래의 반도체 베이스 기판 속으로 확장한다. 트렌치 커패시터는 트렌치 개구부 내에 형성되며 커패시터 유전체 재료로 둘러싸이는 내부 전극을 포함한다. 또한 이 트렌치 커패시터는 트렌치 커패시터와 아주 근접하여 형성되는 접촉 구조물과 전기적으로 연결되는 외부 전극을 포함한다. 외부 전극은 트렌치 개구부를 경계짓는 베이스 반도체 기판의 일부, 트렌치 개구부를 경계짓는 실리콘층의 일부 또는 이 둘 다를 포함할 수 있다.
상기 트렌치 커패시터와 관련된 접촉 구조물의 제조 방법은 트렌치 커패시터에 아주 근접하여 형성되는 접촉 구조물 및 트렌치 커패시터의 형성을 포함한다. 접촉 구조물은 트렌치 내에 형성되며 절연체 재료를 통과하여 확장하는 전도성 또는 반전도성 재료를 포함하여, 트렌치 커패시터를 경계 짓는 베이스 반도체 기판의 일부를 포함하는 외부 트렌치 전극과 전기적으로 결합된다.
상기한 전반적인 설명과 후술할 상세한 설명은 예이며, 본 발명을 이에 한정되지 않는다.
본 발명은 다음의 상세한 설명을 첨부 도면과 관련하여 읽는 경우에 가장 잘 이해될 것이다. 관행에 따라 도면의 여러 부분들(features)은 일정한 비율로 축소되지 않는다. 이에 반하여, 여러 부분들의 치수는 명료하게 하기 위하여 임의로 확대되거나 축소된다.
본 발명은 트렌치 커패시터를 SOI(silicon-on-insulator) 제조 기술로 집적한다. SOI 제조 기술에서는 반도체 제조산업의 어디서나 상업적으로 입수 가능한 임의의 다양한 SOI 기판을 사용한다. 이와 달리, SOI 기판은 특정 장치의 요구조건에 맞도록 주문 제작될 수도 있다. 이를테면, 사용되는 실리콘층과 절연층의 특정한 세부사항(specific details)은 상이한 실시예들에 따라 상당히 달라질 수 있다. 본 발명은 임의의 다양한 SOI 기판의 실시예를 입수 가능한 것으로 한정할 의도는 없다.
도면을 참조하면, 동일한 도면 부호는 동일한 구성 요소에 적용되며, 도 1 내지 도 6은 본 발명의 제1 실시예를 형성하는 데 사용되는 공정 순서를 나타낸다. 도 1은 SOI 기판 내에 형성된 두 개의 트렌치 개구부를 나타낸 단면도이다. SOI 기판은 반도체 베이스 기판(1), 절연층(3) 및 실리콘층(5)을 포함한다. 반도체 베이스 기판(1)은 반도체 제조산업에서 일반적으로 사용되는 것과 같은 실리콘 웨이퍼(silicon wafer)일 수 있다. 다른 기판들이 대체적으로 사용될 수 있다. 절연층(3)은 반도체 제조산업에서 일반적으로 제공되는 막(film)과 같이 실리콘 제2 산화물(dioxide) 또는 "산화물(oxide)"일 수 있다. 다른 절연막들이 대체적으로 사용될 수 있다. 실리콘층(5)은 비정질(amorphous) 실리콘층이거나 다결정 실리콘층일 수 있다. 위에서 같이, 이 기술 분야에서 이용할 수 있는 다양한 SOI 구조가 그 내부에 본 발명의 트렌치가 커패시터가 형성되는 기판으로 사용될 수 있다. 실리콘층(5)의 두께(6) 및 절연층(3)의 두께(4)는 이 분야에서 사용할 수 있는 다양한 SOI 기판 구조에 따라 변화할 수 있다. 일 실시예에서, 두께(4)의 범위는 200Å 내지 6000Å일 수 있다. 두께(6)의 범위는 500Å 내지 3-4㎛일 수 있다. 각각의 실리콘층(5) 및 절연층(3)에 사용되는 두께(6, 4)에 무관하게, 실리콘층(5)의 상면(top surface)(7)에서 아래로 확장하여 형성되는 트렌치 개구부(10, 11)는 두께(4, 6)의 조합을 초과하는 깊이(15)를 가질 것이다. 다시 말해, 개구부(10)는 실리콘층(5), 절연층(3) 및 반도체 베이스 기판(1)을 통과하여 확장한다. 트렌치 개구부(10, 11)는 종래의 SOI 기판의 상면(7) 전면에 마스킹 패턴을 형성하는 종래의 방법들을 사용하여 동시에 형성될 수 있으며, 그런 다음 실리콘층(5)과절연층(3)을 통과하여, 그리고 반도체 베이스 기판(1) 속으로 식각한다. 일 실시예에서, 반응성 이온 식각(reactive ion etching)이 필름과 반도체 기판을 순차적으로 식각하는 데 사용될 수 있다.
도 5에 나타낸 트렌치 커패시터를 포함하게 될 트렌치 개구부(10)는 폭(20), 깊이(15), 하면(bottom space)(19) 및 측벽들(sidewalls)(17)을 포함한다. 폭(20)은 0.1㎛에서 2-3㎛까지 변화할 수 있다. 깊이(15)는 0.5㎛에서 6㎛까지 변화할 수 있다. 트렌치 개구부(10)의 가로 세로 비(aspect ration)는 깊이(15)와 폭(20)의 비율로 규정되고, 바람직한 실시예서는 6 이하가 될 것이다.
트렌치 개구부(11)가 트렌치 개구부(10)와 함께 동시에 형성되는 경우에, 트렌치 개구부(11)는 깊이(15)와 하면(29) 및 측벽들(27)을 포함한다. 마스킹 패턴(도시하지 않음) 내에 이상적인 개구부를 사용하는 경우, 트렌치 개구부(11)는 또한 트렌치 개구부(10)의 폭(20)과 실질적으로 동일한 폭(21)을 포함할 수 있다. 그러나, 도 5에 나타낸 바와 같이 형성될 접촉 구조물에서, 트렌치 개구부(11)는 트렌치 개구부(10)의 형성을 전후하여 형성될 수 있음을 알아야 한다. 또한 트렌치 개구부(11)는 트렌치 개구부(10)를 형성하는 데 사용되는 개구부와 상이한 치수를 갖는 마스킹 패턴(도시하지 않음) 내의 개구부로부터 형성될 수도 있다. 이를테면, 트렌치 개구부(11)는 트렌치 개구부(10)와 동일한 깊이(15)를 가지는 것으로 한정되도록 의도되지 않으며, 폭(21)은 트렌치 개구부(10)의 폭(20) 보다 작거나 클 수 있다. 트렌치 개구부(11)는 도 5 및 도 6에 나타내게 될 접촉 구조물로 사용될 것이며, 실리콘층(5), 절연층(3)을 통과하여 반도체 베이스 기반(1) 속으로확장할 것이다. 단순화를 위해, 트렌치 개구부(10, 11)는 실질적으로 동일한 치수를 갖는 것으로 도시한다.
트렌치 개구부(10)는 트렌치 커패시터의 접촉을 위한 접촉 구조물을 형성하는 데 사용될 트렌치 개구부(11) 및 트렌치 커패시터를 형성하는 데 사용될 것이다. 이러한 구조들을 도 5에 나타낼 것이다.
도 2를 참조하며, 산화물 저항막(oxide resistant film)(31)은 상면(7)과 트렌치 개구부(10, 11) 내에 걸쳐 형성된다. 이를테면, 산화물 저항막(31)은 트렌치 개구부(10) 및 트렌치 개구부(11)의 하면(19, 29)과 측벽들(17, 27)을 각각 덮는다. 산화물 저항막(31)은 질화 실리콘, 질화 티타늄, 질화 텅스텐 또는 질화 탄탈 등과 같이 종래의 막으로 형성될 수 있다. 다른 산화물 저항막이 대체적으로 사용될 수 있다. 일 실시예에 따르면, 산화물 저항막(31)은 두께 범위가 50Å 내지 5000Å일 수 있으며, 바람직한 실시예에서는 두께의 범위가 300Å 내지 600Å일 것이다. 일 실시예에 따르면, 산화물 저항막(31)을 형성하기 전에, 시드층(seed layer)(도시하지 않음)을 노출된 표면들 위에 형성할 수 있다. 또한 도 2는 마스킹 필름(33)에 의해 형성되는 패턴이다. 이 패턴은 산화물 저항막(31)의 형성 후에 순차 형성된다. 바람직한 실시예에서, 마스킹 필름(33)은 포토레지스터 재료일 수 있다. 이 기술 분야에서 일반적으로 사용 가능한 다양한 포토레지스터 재료들은 무엇이든지 사용될 수 있다. 다른 마스킹 필름들이 대체적으로 사용될 수 있다. 마스킹 필름(33)에 형성되는 패턴은 종래의 방법들을 사용하여 형성될 수 있다. 마스킹 필름(33)이 트렌치 개구부(10)나 상면(7)의 일부를 덮지 않은 것을 볼수 있다.
도 3은 트렌치 개구부(10)의 측벽들(17)과 하면(19)에서 산화물 저항막(31)을 제거하기 위해 식각 공정을 수행한 후의 도 2의 구조를 나타낸다. 종래의 식각방법들을 마스킹 필름(33)으로 덮여지지 않고 노출된 산화물 저항막(31) 부분을 제거하기 위하여 사용할 수 있다. 산화물 저항막(31)을 제거한 후, 이제 트렌치 개구부(10)의 원래 측벽들(17)과 하면(19)이 노출된 것을 볼 수 있다. 도 3에 나타낸 구조가 형성된 후에, 마스킹 필름(33)을 종래의 방법을 이용하여 제거할 수 있다. 마스킹 필름(33)을 제거한 후에, 종래의 열 산화법을 사용하여 열 산화물막(thermal oxide film)이 형성될 수 있으며, 산화물 저항막(31)에 의해 덮여지지 않고 노출된 실리콘 표면에 형성될 것이다. 열 산화막이 형성된 후, 산화물 저항막(31)을 160℃보다 높은 온도의 인산(phosphoric acid)에 노출시키는 것과 같은 종래의 방법을 사용하여 제거할 수 있으나, 산화물 저항막(31)을 제거하는 다른 적당한 방법이 대안으로 사용될 수 있다.
도 4는 열 산화물막을 형성한 후에, 계속하여 이전에 도 3에 나타낸 산화물 저항막(31)을 제거한 구조를 도시한 것이다. 도 4는 트렌치 개구부(10)의 측벽들(17) 및 하면(19)을 덮고 형성되는 열 산화물막(35)을 나타낸다. 열 산화물막(35)은 주로 측벽들(17) 및 하면(19)의 노출된 실리콘부 상에 형성한다. 실시예에 따른 열 산화물막(35)은 두께 범위는 50 내지 100Å이다. 이 두께는 절연층(3)이 형성되는 측벽들(17)의 위치에서는 줄어들거나 무시해도 좋을 정도이다.
열 산화물막(35)을 손상시키지 않으면서 산화물 저항막을 제거하여, 반도체재료를 SOI 기판의 상면(7) 위에 형성하고, 도 4에 도시한 각 트렌치 개구부(10, 11)를 채운다.
종래의 화학 기상 증착법(chemical vapor deposition techniques)을 상면(7) 위에 반도체 재료의 필름을 형성하고 트렌치 개구부(10, 11)를 채우는 데 사용할 수 있다. 바람직한 실시예에서, 폴리실리콘막을 사용할 수 있다. 다른 실시예에 따르면, 비결정질 실리콘 또는 다른 반도체 재료들을 사용할 수 있다. 다양한 실시예에 따르면, 반도체막은 적당한 도펀트 불순물(dopant impurities)이라면 무엇으로든 도핑될 수 있다. 종래의 반도체막을 도핑하는 방법이 사용될 수 있다. 위에서 설명한 바와 같이, 막이 형성된 후, 이 구조는 상면(7)에 의해 형성되는 평면 위의 반도체 재료 부분을 제거하기 위하여 화학 기계적 연마법(chemical mechanical polishing) 등의 방법으로 연마된다.
도 5는 연마법을 수행한 후의 구조를 나타낸다. 연마한 후, 트렌치 커패시터(47)는 트렌치 개구부(10) 내에 형성되며, 상부면(41) 및 상부면(43)을 포함하는 접촉 개구부(11) 내에 형성된 접촉 구조물(45)을 포함한다. 상부면(41, 43) 및 상면(7)이 실질적으로 평면인 표면을 형성하는 것을 볼 수 있다. 또한 반도체 재료(37)가 각각의 트렌치 개구부(10) 및 트렌치 개구부(11) 내부에 형성되어 있는 것을 볼 수 있다. 바람직한 실시예에서, 반도체 재료(37)는 폴리실리콘으로 도핑될 수 있다. 다른 실시예에서, 다른 반도체 재료들이 사용될 수 있다.
도시하지 않은 또다른 실시예에서, 트렌치 개구부(10, 11)는 각각 다른 재료로 채워질 수 있다. 본 실시예에 따르면, 상기한 막들은 개별적으로 형성되고 연마될 수 있다. 반도체 제조산업에서 일반적으로 사용되는 알루미늄과 같은 전도성 재료들 또는 다른 반도체 재료들을 포함한 다른 재료들이 사용될 수 있다. 이점에서, 본 발명이 단일 재료로 트렌치 개구부(10, 11)를 동시에 채운 후, 그 재료를 연마하는 것으로 한정하려는 의도는 없다는 것이 강조되어야 한다.
도 5를 참조하면, 트렌치 커패시터(47)는 일반적으로 측벽(17)과 절연층(3)의 접합부에서 최소 두께를 가질 수 있는 열 산화물막(35)으로 둘러싸이는 반도체 재료(37)로 형성된 플러그(70)를 포함한다. 반도체 재료(37)로 형성된 플러그(70)는 트렌치 커패시터(47)의 내부 전극으로 기능 한다. 또한 트렌치 개구부(11)는 접촉 구조물(45)을 형성하기 위하여 반도체 재료(37)인 플러그(71)로 채워진다. 접촉 구조물(45)은 산화물 라이너를 포함하지 않는다. 이를테면, 접촉 구조물(45) 내의 반도체 재료(37)로 이루어진 플러그(71)는 반도체 베이스 기판(1) 및 실리콘층(5)과 전기적으로 연결된다.
계속하여 도 5를 참조하면, 트렌치 커패시터(47)는 플러그(70)로 구성되는 내부 전극과 전기적으로 절연되는 외부 적극을 포함한다. 이 외부 전극은 접촉부가 어디에 만들어지는가에 따라 트렌치 개구부(10)를 경계짓는 반도체 베이스 기판(1)의 영역(49)을 포함할 수 있으며, 트렌치 개구부(10)를 경계짓는 실리콘층(5)의 영역(50)을 포함할 수 있고, 또는 이 둘을 모두 포함할 수 있다. 도시한 일 실시예에서, 접촉 구조물(45)은 인접한 영역(50)을 포함하는 실리콘층(5) 및 인접한 영역(49)을 포함하는 반도체 베이스 기판(1) 각각과 전기적으로 연결되는 것을 볼 수 있다. 이를테면, 전기적인 접촉부가 접촉 구조물(45)로트렌치 커패시터(47)에 만들어지면, 트렌치 커패시터(47)의 외부 전극은 각각의 영역(49, 50)을 포함하게 될 것이다. 트렌치 커패시터(47)와 접촉 구조물(45)은 서로 아주 근접하여 형성될 것이다. 트렌치 커패시터(49)와 접촉 구조물(45)에 의한 거리(13)는 공간을 두고 떨어져 있고, 여러 실시예에 따르면 1 내지 5㎛ 범위내 일 수 있다. 거리(13)는 접촉 구조물(45)과 트렌치 커패시터(47)의 외부 전극 사이의 우수한 전기적 접촉을 보증하도록 선택될 것이다.
도 6을 참조하면, 유전체막(39)이 실리콘층(5)의 상면 위를 포함하여 이 구조 위에 형성된다. 유전체막(39)은 실리콘 질화물(silicon nitrides), 실리콘 산화물(silicon oxides) 또는 실리콘 질산화물(silicon oxynitrides) 등과 같은 다른 적당한 유전체 재료일 수 있으며, 화학 기상 증착법과 같은 종래의 방법들을 사용하여 형성될 수 있다. 유전체막(39)을 형성한 후, 개구부(51, 53)가 각각 접촉 구조물(45)의 상면(43) 및 트렌치 커패시터(47)의 상면(41)에 접촉부를 제공하기 위하여 유전체막(39)을 통과하여 형성될 수 있다. 개구부(51, 53)는 이 기술분야에 일반적으로 사용되는 것과 같은 종래의 패터닝 및 식각 방법을 사용하여 형성될 수 있다. 개구부를 형성한 후, 개별 전기적인 접촉부는 개구부(51, 53)를 통과하여 각각의 트렌치 커패시터(47)와 접촉 구조물(45)에 만들어 질 수 있다. 일단 전기적인 접촉부가 만들어지면, 트렌치 커패시터(47)(플러그(70))의 내부 전극은 개구부(51)를 통과하여 접촉될 수 있고, 실리콘층(5)의 인접한 영역(50)과 반도체 베이스 기판(1)의 인접한 영역(49)을 포함하는 트렌치 커패시터(47)의 외부 전극은 개구부(53)와 외부 전극의 두 영역 모두와 전기적으로 연결되는 접촉 구조물(45)을통과하여 접촉될 수 있다.
이점에서, 본 발명의 특징은 SOI 기판 상에 형성되고, 트렌치를 경계짓고 SOI 기판의 절연층 바로 밑에 위치되는 베이스 기판의 영역으로 형성되는 외부 전극을 구비하는 트렌치 커패시터임을 강조한다. 본 발명의 부가적인 특징은 트렌치 커패시터와 아주 근접하여 형성되고 SOI 기판의 절연층을 통과하여 확장되는 접촉 구조물이다. 이 접촉 구조물은 외부 전극과 전기적으로 연결된다. 접촉 구조물은 위에서 설명한 실시예로 한정되지 않으며, 본 발명의 접촉 구조물은 다른 크기와 형상일 수 있으며, 다른 방법을 사용하여 형성될 수 있고, 여러 다른 재료들로 형성될 수 있다.
도 7 내지 도 9는 SOI 기판 내에 형성된 트렌치 커패시터에 접촉을 형성하기 위한 본 발명의 제2 실시예에 따라 사용되는 공정 순서를 나타낸 도면이다. 이 특별한 실시예는 실리콘층(5)이 상대적으로 두꺼운 경우에 가장 바람직할 수 있다. 도 7 내지 도 9를 참조하면, 도면은 시종일관 동일한 구성요소에 동일한 도면부호를 부여하였음을 알 것이다.
도 7은 직접 인접하여 추가의 트렌치 구조물이 형성되지 않는 것을 제외하고, 도 1과 함께 설명한 바와 같은 SOI 기판 내에 형성된 트렌치 개구부를 나타낸 것이다.
도 8을 참조하면, 트렌치 커패시터(47)는 제1 실시예와 관련하여 설명한 바와 같이 형성된다. 이 제2 실시예에 따르면, 트렌치 커패시터(47)를 도 8에 나타낸 바와 같이 형성한 후에 유전체막이 상면(7) 위에 형성될 수 있다.
이제 도 9를 참조하면, 유전체막(39)은 상면(7) 위에 형성된다. 유전체막(39)이 형성된 후, 두 개의 개구부(51, 55)가 유전체막(39) 통과하여 형성된다. 종래의 방법들을 유전체막(39) 및 개구부(51, 55)를 형성하기 위해 사용할 수 있다. 도시한 그리고 도 6과 함께 설명한 바와 같이, 접촉 개구부(51)는 트렌치 커패시터(47)의 내부 전극을 형성하는 반도체 재료(37)의 플러그(70)에 접촉부를 만든다. 또한, 접촉 개구부(55)는 유전체막(39)을 통과하여 형성된다. 접촉 개구(55)는 트렌치 커패시터와 가장 근접하여 배치되고, 트렌치 커패시터(47)로부터 거리(59)만큼 공간을 둔다. 일 실시예에서, 거리(59)는 1-5㎛ 범위내 일 수 있다. 접촉 개구부(55)는 실리콘층(5)과 접촉하기 위한 개구부를 제공하지만, 절연층(3)으로 실리콘층(5)과 절연되는 반도체 베이스 기판(1)과는 접촉이 이루어지지 않는다. 이를테면, 트렌치 커패시터(47)의 외부 전극은 트렌치 커패시터(47)가 형성되는 트렌치 개구부(10)를 경계짓는 실리콘층(5)의 인접 영역(50)만을 포함한다. 도 6과 관련하여 설명한 바와 같이, 개구부(51, 55)를 형성한 후, 개별 전기적인 접촉부는 각각 개구부(51, 55)를 통과하여 트렌치 커패시터(47)의 내부 및 외부 전극에 형성될 수 있다. 개구부(55)를 통과하여 실리콘층(5)에 전기 접촉을 형성하는 경우, 실리콘층(5)이 트렌치 커패시터(47)의 외부 전극과 전기적으로 연결되는 것을 볼 수 있다.
이점에서, 본 발명이 SOI 기판 및 기술과 조화 가능한 트렌치 커패시터를 제공하는 것임이 강조되어야 한다. 트렌치 커패시터는 절연막으로 둘러싸이고 트렌치 개구부 내에 형성된 전도성 또는 반전도성 재료의 플러그로 형성되는 내부 전극을 포함한다. 트렌치 커패시터는 또한 외부 전극을 포함한다. 외부 전극은 트렌치를 경계짓는 실리콘층의 인접 부분을 포함할 수 있으며, 트렌치를 경계짓는 반도체 베이스 기판의 인접 부분을 포함할 수 있고, 그리고 이 두 부분 모두를 포함할 수 있다. 외부 전극으로 작용하는 것에 만들어진 접촉부는 상기한 제1 실시예나 제2 실시예에 따라 만들어 질 수 있거나, 또는 트렌치 커패시터의 외부 전극과 전기적으로 연결되는 다른 접촉 구조물을 제공함으로써 만들어질 수 있다. 외부 전극에 전기적으로 연결되는 여러 다른 구조들이 본 발명에 포함되며, 이것은 설명한 특정 예로 한정되도록 의도된 것은 아니다.
이상은 본 발명의 원리들을 설명한 것에 불과하다. 따라서 비록 본 명세서에 명시적으로 설명되거나 도시되지 않았지만, 본 발명의 원리를 구체화하고, 본 발명의 사상과 범위 내에 포함되는 본 발명의 다양한 변형예들을 고안할 수 있는 이 기술분야의 당업자는 본 발명의 진가를 인정할 것이다.
또한, 모든 예와 명세서에 기술된 가정적인 표현은 주로 교수법의(pedagogical) 목적만을 위해 일부러 의도된 것이고, 독자에게 본 발명의 원리에 대한 이해를 돕기 위한 것이고, 발명자에 의해 제공되는 개념들은 기술을 촉진시키기 위한 것이므로, 그와 같이 특별히 기술된 예와 조건들로 제한되지 않고 해석되어야 한다. 또한, 본 명세서에서 본 발명의 특정한 예들은 물론, 본 발명의 원리, 특징 및 실시예를 기술한 모든 서술문은 그것들의 구조적 및 기능적 균등물을 포함한다. 게다가, 그러한 균등물은 현재 알려진 그리고 장래에 개발될 균등물 즉, 구성에 관계없이 동일한 기능을 수행하도록 개발될 모든 구성요소들과 같은 균등물임을 의도한다. 따라서 본 발명의 범위는 본 명세서에 도시되고 설명된 실시예들로 한정되지 않는다. 오히려, 본 발명의 범위와 사상은 첨부된 청구범위에 의해 구체화된다.
이상에서 설명한 바와 같은 본 발명에 따르면, SOI 기술과 조화를 이루는 공간 절약 트렌치 커패시터를 얻을 수 있다.
Claims (26)
- SOI(silicon-on-insulator) 기판 상에 형성되는 트렌치 커패시터(trench capacitor)를 포함하며,상기 SOI 기판이 반도체 베이스 기판 위에 형성된 절연층 위에 형성된 실리콘층을 포함하고,상기 트렌치 커패시터는 상기 실리콘층 및 상기 절연층을 통과하여 상기 반도체 베이스 기판 속으로 확장하는반도체 장치.
- 제1항에 있어서,상기 트렌치 커패시터가 트렌치의 측벽들(sidewalls) 및 하면(bottom surface) 상에 형성되는 산화물 라이너(oxide liner)와, 상기 트렌치 내에 배치되는 폴리실리콘 플러그(plug)를 포함하는 반도체 장치.
- 제2항에 있어서,상기 폴리실리콘 플러그는 상기 트렌치 커패시터의 제1 전극을 형성하고,상기 트렌치를 경계짓는 상기 반도체 베이스 기판의 일부가 상기 트렌치 커패시터의 제2 전극을 형성하는 반도체 장치.
- 제3항에 있어서,상기 제2 전극은 상기 트렌치를 경계짓는 상기 실리콘층의 일부에 추가로 포함되는 반도체 장치.
- 제2항에 있어서,상기 폴리실리콘 플러그는 상기 트렌치를 실질적으로 채우는 반도체 장치.
- 제1항에 있어서,상기 트렌치 커패시터는 상기 실리콘층의 상면(top surface)에서 아래쪽으로 확장하는 트렌치 내에 형성되고,상기 상면에서 상기 절연층을 통과하여 아래쪽으로 확장하는 추가의 트렌치 내에 형성된 반도체 재료를 포함하는 접촉 구조물(contact structure)을 추가로 포함하는 반도체 장치.
- 제6항에 있어서,상기 접촉 구조물은 상기 트렌치 커패시터로부터 5㎛ 이상이 되지 않는 거리에 옆으로 배치되는 반도체 장치.
- 제6항에 있어서,상기 트렌치 커패시터는 상기 트렌치의 측벽들과 하면 상에 형성되는 산화물라이너, 상기 트렌치를 실질적으로 채우고 상기 트렌치 커패시터의 제1 전극을 형성하는 폴리실리콘 플러그 및 상기 접촉 구조물과 전기적으로 연결되는 제2 전극을 포함하는 반도체 장치.
- 제8항에 있어서,상기 제2 전극은 상기 트렌치를 경계짓는 상기 반도체 베이스 기판의 일부를 포함하는 반도체 장치.
- 제6항에 있어서,상기 접촉 구조물은 상기 추가의 트렌치 내에 형성된 폴리실리콘을 포함하는 반도체 장치.
- 제1항에 있어서,상기 트렌치 커패시터는 트렌치의 측벽들 및 하면 상에 형성되는 산화물 라이너와 상기 트렌치 내에 배치되며 상기 트렌치 커패시터의 제1 전극을 형성하는 폴리실리콘 플러그를 포함하고,상기 트렌치를 경계짓는 상기 실리콘층의 일부를 포함하는 상기 트렌치 커패시터의 제2 전극을 추가로 포함하는 반도체 장치.
- 제11항에 있어서,상기 실리콘층 및 상기 트렌치 커패시터 위에 형성되는 유전체막(dielectric film)을 추가로 포함하며,상기 유전체막은 상기 제1 전극과의 접촉을 제공하는 제1 접촉 개구부(contact opening)와 상기 실리콘층과의 접촉을 제공하는 제2 접촉 개구부를 포함하는 반도체 장치.
- (a) 반도체 베이스 기판 위에 형성된 절연층 상에 형성되는 실리콘층을 포함하는 SOI 기판을 제공하는 단계;(b) 상기 실리콘층 및 상기 절연층을 통과하여 상기 반도체 베이스 기판 속으로 확장하는 트렌치 구조물을 형성하는 단계;(c) 상기 트렌치 구조물의 측벽들 및 하면 상에 산화물 라이너를 형성하는 단계;(d) 상기 트렌치 구조물을 반도체 재료로 채워 트렌치 커패시터를 형성하는 단계; 및(e) 상기 절연층을 통과하여 확장하고 상기 트렌치 커패시터로부터 옆쪽으로 거리를 두고 상기 반도체 베이스 기판을 통과하여 상기 트렌치 커패시터와 전기적으로 연결되는 접촉 구조물을 형성하는 단계를 포함하여 이루어지는 반도체 장치 형성방법.
- 제13항에 있어서,상기 단계 (e)는 상기 실리콘층 및 상기 절연층을 통과하여 상기 반도체 베이스 기판 속으로 확장하는 추가의 트렌치 구조물을 형성하는 단계, 상기 추가 트렌치 구조물을 상기 반도체 베이스 기판을 통과하여 상기 트렌치 커패시터와 전기적으로 연결되는 추가의 반도체 재료로 채우는 단계를 포함하는 반도체 장치 형성방법.
- 제14항에 있어서,(f) 상기 반도체 재료 및 상기 추가의 반도체 재료 각각에 전기적인 접촉을 제공하는 단계를 추가로 포함하는 반도체 장치 형성방법.
- 제13항에 있어서,상기 반도체 재료는 상기 트렌치 커패시터의 제1 전극을 형성하고,상기 트렌치 커패시터의 제2 전극은 상기 트렌치 구조물을 경계짓는 상기 반도체 베이스 기판의 일부를 포함하여 구성하는 반도체 장치 형성방법.
- 제13항에 있어서,(f) 상기 트렌치 커패시터, 상기 접촉 구조물 및 상기 실리콘층의 상면 위에 유전체막을 형성하는 단계; 및(g) 상기 유전체막을 통과하는 통과하는 제1 접촉 개구부를 형성하고, 상기 반도체 재료를 노출시키며, 상기 유전체막을 통과하는 제2 접촉 개구부를 형성하고상기 접촉 구조물을 노출하는 단계를 추가로 포함하는 반도체 장치 형성방법.
- (a) 반도체 베이스 기판 위에 형성된 절연층 상에 형성되는 실리콘층을 포함하는 SOI 기판을 제공하는 단계;(b) 상기 실리콘층 및 상기 절연층을 통과하여 상기 반도체 베이스 기판 속으로 확장하는 트렌치 구조물을 형성하는 단계;(c) 상기 트렌치 구조물의 측벽들 및 하면 상에 산화물 라이너를 형성하는 단계;(d) 상기 트렌치 구조물을 반도체 재료로 채우는 단계; 및(e) 상기 반도체 재료에 제1 전기적 접촉부를 제공하고, 상기 실리콘층에 제2 전기적 접촉부를 제공하는 단계를 포함하여 이루어지는 반도체 장치 형성방법.
- (a) 반도체 베이스 기판 위에 형성된 절연층 상에 형성되는 실리콘층을 포함하는 SOI 기판을 제공하는 단계;(b) 각각 상기 실리콘층 및 상기 절연층을 통과하여 상기 반도체 베이스 기판 속으로 확장하는 1쌍의 트렌치 구조물을 형성하는 단계;(c) 상기 1쌍의 트렌치 구조물 중의 하나의 측벽들 및 하면 상에 산화물 라이너를 형성하는 단계; 및(d) 상기 1쌍의 트렌치 구조물 각각을 반도체 재료로 채우는 단계를 포함하는 반도체 장치 형성방법.
- 제19항에 있어서,상기 단계 (d)는 상기 1쌍의 트렌치 구조물 중 하나와 상기 1쌍의 트렌치 구조물 중 상기 하나를 경계짓는 상기 반도체 베이스 기판의 일부 내에 트렌치 커패시터의 제1 전극을 형성하고, 상기 트렌치 커패시터의 제2 전극을 형성하는 단계를 포함하는 반도체 장치 형성방법,
- 제19항에 있어서,상기 단계 (c) 이전에, 상기 1쌍의 트렌치 구조물 쌍의 다른 하나의 측벽들 및 하면 위에 산화 저항막을 형성하는 단계와,상기 단계 (c) 이후에, 상기 산화 저항막을 제거하는 단계를 추가로 포함하는 반도체 장치 형성방법.
- 제20항에 있어서,상기 단계 (d)는 상기 1쌍의 트렌치 구조물 중 다른 하나에 상기 제2 전극에 전기적으로 연결되는 접촉 구조물을 형성하는 단계를 포함하는 반도체 장치 형성방법.
- 제19항에 있어서,상기 단계 (c) 이전에,(ⅰ) 상기 실리콘층의 상면 위와 상기 1쌍의 트렌치 구조물 각각의 측벽들 및 하면 위에 산화 저항막을 형성하는 단계; 및(ⅱ) 상기 1쌍의 트렌치 구조물 중 하나로부터 상기 산화 저항막을 제거하여 상기 산화 저항막의 나머지 부분을 형성하는 단계를 추가로 포함하고,상기 단계 (c) 이후에, 상기 산화 저항막의 나머지 부분을 제거하는 반도체 장치 형성방법.
- 제23항에 있어서,상기 단계 (ⅰ)는 질화 실리콘막, 질화 티타늄막, 질화 텅스텐막 및 질화 탄탈막 중 하나를 형성하는 단계를 포함하는 반도체 장치 형성방법.
- 제19항에 있어서,상기 단계 (d)는 1쌍의 트렌치 구조물 각각을 폴리실리콘으로 채우는 단계를 포함하는 반도체 장치 형성방법.
- 제19항에 있어서,상기 단계 (d)는, 상기 1쌍의 트렌치 구조물 각각의 내 및 상기 실리콘층의상면 위에 상기 반도체 재료를 증착하는 단계, 화학 기계적 연마법(chemical mechanical polishing)을 사용하여 연마하는 단계, 상기 상면이 형성하는 평면(plane) 위에서부터 상기 1쌍의 트렌치 구조물 각각의 내에 남아 있는 상기 반도체 재료를 제거하는 단계를 포함하는 반도체 장치 형성방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/557,536 | 2000-04-25 | ||
| US09/557,536 US6387772B1 (en) | 2000-04-25 | 2000-04-25 | Method for forming trench capacitors in SOI substrates |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010098847A true KR20010098847A (ko) | 2001-11-08 |
Family
ID=24225824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010022136A KR20010098847A (ko) | 2000-04-25 | 2001-04-24 | Ｓｏｉ 기판 내의 트렌치 커패시터 및 그 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6387772B1 (ko) |
| JP (1) | JP2002009164A (ko) |
| KR (1) | KR20010098847A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537125B1 (ko) * | 2001-06-26 | 2005-12-16 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2372631B (en) * | 2001-02-22 | 2005-08-03 | Mitel Semiconductor Ltd | Semiconductor-on-insulator structure |
| US6825545B2 (en) * | 2003-04-03 | 2004-11-30 | International Business Machines Corporation | On chip decap trench capacitor (DTC) for ultra high performance silicon on insulator (SOI) systems microprocessors |
| US7102204B2 (en) * | 2004-06-29 | 2006-09-05 | International Business Machines Corporation | Integrated SOI fingered decoupling capacitor |
| US7271083B2 (en) * | 2004-07-22 | 2007-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-transistor random access memory technology compatible with metal gate process |
| US20060170044A1 (en) * | 2005-01-31 | 2006-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | One-transistor random access memory technology integrated with silicon-on-insulator process |
| US8053823B2 (en) * | 2005-03-08 | 2011-11-08 | International Business Machines Corporation | Simplified buried plate structure and process for semiconductor-on-insulator chip |
| US7626257B2 (en) * | 2006-01-18 | 2009-12-01 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US7410862B2 (en) * | 2006-04-28 | 2008-08-12 | International Business Machines Corporation | Trench capacitor and method for fabricating the same |
| US7719079B2 (en) * | 2007-01-18 | 2010-05-18 | International Business Machines Corporation | Chip carrier substrate capacitor and method for fabrication thereof |
| US8110464B2 (en) * | 2008-03-14 | 2012-02-07 | International Business Machines Corporation | SOI protection for buried plate implant and DT bottle ETCH |
| US8723276B2 (en) * | 2008-09-11 | 2014-05-13 | Infineon Technologies Ag | Semiconductor structure with lamella defined by singulation trench |
| US8513723B2 (en) * | 2010-01-19 | 2013-08-20 | International Business Machines Corporation | Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip |
| US8518732B2 (en) | 2010-12-22 | 2013-08-27 | Infineon Technologies Ag | Method of providing a semiconductor structure with forming a sacrificial structure |
| CN102442634B (zh) * | 2010-10-05 | 2016-04-20 | 英飞凌科技股份有限公司 | 通过形成牺牲结构而提供半导体结构的方法 |
| CN102442636B (zh) * | 2010-10-05 | 2015-05-27 | 英飞凌科技股份有限公司 | 具有由划片槽限定的薄片的半导体结构 |
| JP2013058676A (ja) * | 2011-09-09 | 2013-03-28 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| US10446644B2 (en) | 2015-06-22 | 2019-10-15 | Globalfoundries Inc. | Device structures for a silicon-on-insulator substrate with a high-resistance handle wafer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
| US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
| US5442584A (en) * | 1993-09-14 | 1995-08-15 | Goldstar Electron Co., Ltd. | Semiconductor memory device and method for fabricating the same dynamic random access memory device construction |
| US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| US5805494A (en) * | 1997-04-30 | 1998-09-08 | International Business Machines Corporation | Trench capacitor structures |
| US6265741B1 (en) * | 1998-04-06 | 2001-07-24 | Siemens Aktiengesellschaft | Trench capacitor with epi buried layer |
-
2000
- 2000-04-25 US US09/557,536 patent/US6387772B1/en not_active Expired - Lifetime
-
2001
- 2001-04-16 JP JP2001116899A patent/JP2002009164A/ja active Pending
- 2001-04-24 KR KR1020010022136A patent/KR20010098847A/ko not_active Application Discontinuation
-
2002
- 2002-02-05 US US10/072,500 patent/US6552381B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537125B1 (ko) * | 2001-06-26 | 2005-12-16 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6387772B1 (en) | 2002-05-14 |
| JP2002009164A (ja) | 2002-01-11 |
| US6552381B2 (en) | 2003-04-22 |
| US20020094653A1 (en) | 2002-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7554148B2 (en) | Pick-up structure for DRAM capacitors | |
| EP0682372A1 (en) | DRAM device with upper and lower capacitor and production method | |
| KR20010098847A (ko) | Ｓｏｉ 기판 내의 트렌치 커패시터 및 그 형성방법 | |
| US6093600A (en) | Method of fabricating a dynamic random-access memory device | |
| US7241659B2 (en) | Volatile memory devices and methods for forming same | |
| KR20030026912A (ko) | 고전압 주변부 | |
| US6514816B2 (en) | Method of fabricating a self-aligned shallow trench isolation | |
| US7858470B2 (en) | Memory device and fabrication thereof | |
| US6538283B1 (en) | Silicon-on-insulator (SOI) semiconductor structure with additional trench including a conductive layer | |
| US20050118776A1 (en) | Method for fabricating a deep trench capacitor | |
| KR100227958B1 (ko) | 반도체 장치 및 제조방법 | |
| KR20040007155A (ko) | Ｍｉｍ 구조의 커패시터 제조방법 | |
| US20050277242A1 (en) | Method for fabricating a deep trench capacitor of dram device | |
| KR100269626B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100269625B1 (ko) | 캐패시터 제조방법 | |
| KR100266010B1 (ko) | 캐패시터형성방법 | |
| KR910008122B1 (ko) | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| TWI223443B (en) | Isolation structure for trench capacitors and fabrication method thereof | |
| US20050139890A1 (en) | Semiconductor device and method for fabricating the same | |
| KR0155884B1 (ko) | 반도체 장치의 soi 캐패시터와 그 제조방법 | |
| KR100269629B1 (ko) | 반도체장치의 제조방법 | |
| CN113345896A (zh) | 动态随机存取存储器装置及其制造方法 | |
| KR100269621B1 (ko) | 캐패시터 형성방법 | |
| KR910008123B1 (ko) | 2중 적층커패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| JPH05166941A (ja) | 半導体セルフアライン・コンタクト構造および製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |