JP2002009164A - Ｓｏｉ基板におけるトレンチキャパシタおよびその形成方法 - Google Patents
Ｓｏｉ基板におけるトレンチキャパシタおよびその形成方法Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 120
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 114
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 52
- 239000010703 silicon Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims description 72
- 239000000463 material Substances 0.000 claims description 42
- 239000003963 antioxidant agent Substances 0.000 claims description 17
- 230000003078 antioxidant effect Effects 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- -1 tungsten nitride Chemical class 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract 3
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 60
- 230000000873 masking effect Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】 （修正有）
【課題】 従来、ＳＯＩ基板のトレンチキャパシタは、
トレンチ開口をＳＯＩ基板の絶縁体層を通って延びなけ
ればならず、また、基板構造の絶縁体膜によって基板表
面から絶縁されて容易に接触できないという課題があ
る。 【解決手段】 ＳＯＩ基板に形成されるトレンチキャパ
シタ４７は、上方シリコン層５および絶縁層を通って半
導体ベース基板１の中にまで延びる。トレンチキャパシ
タの外側電極は、トレンチキャパシタが形成されるトレ
ンチの境界を成す半導体ベース基板１の部分を含む。外
側電極は、トレンチキャパシタのすぐ近くに形成され、
絶縁層を通って延びる接触構造４５と結合される。トレ
ンチキャパシタ４７と接触構造４５を同時に作成する方
法は、２つのトレンチ開口５１，５３を形成するステッ
プ、トレンチ開口５１，５３の一方に誘電体ライナーを
形成するステップ、および、トレンチ開口のそれぞれに
半導体物質を充填するステップを含む。
トレンチ開口をＳＯＩ基板の絶縁体層を通って延びなけ
ればならず、また、基板構造の絶縁体膜によって基板表
面から絶縁されて容易に接触できないという課題があ
る。 【解決手段】 ＳＯＩ基板に形成されるトレンチキャパ
シタ４７は、上方シリコン層５および絶縁層を通って半
導体ベース基板１の中にまで延びる。トレンチキャパシ
タの外側電極は、トレンチキャパシタが形成されるトレ
ンチの境界を成す半導体ベース基板１の部分を含む。外
側電極は、トレンチキャパシタのすぐ近くに形成され、
絶縁層を通って延びる接触構造４５と結合される。トレ
ンチキャパシタ４７と接触構造４５を同時に作成する方
法は、２つのトレンチ開口５１，５３を形成するステッ
プ、トレンチ開口５１，５３の一方に誘電体ライナーを
形成するステップ、および、トレンチ開口のそれぞれに
半導体物質を充填するステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、広く半導体装置お
よびその形成方法に関する。特に、本発明は、ＳＯＩ
（silicon-on-insulator）基板に形成されるトレンチキ
ャパシタに関する。
よびその形成方法に関する。特に、本発明は、ＳＯＩ
（silicon-on-insulator）基板に形成されるトレンチキ
ャパシタに関する。
【０００２】
【従来の技術】半導体装置は、一般的に、多数のキャパ
シタを用いていろいろな電荷蓄積機能を実行する。キャ
パシタは、誘電体と呼ばれる絶縁物質で互いに隔離され
た２つの電極を含む。電極は、通常、導体または半導体
物質から作られる。従来の半導体製造方法では、キャパ
シタは“垂直に重ねられ（vertically stacked）”、水
平に形成された誘電物質を含み、誘電体の上と下に形成
された導体または半導体物質を絶縁している。導体物質
として用いられる物質はいろいろな金属であり、半導体
物質として用いられる物質はドープされたポリシリコン
その他の薄膜、並びに、シリコン基板自身も含む。キャ
パシタが電荷を蓄積する能力は、キャパシタの面積に依
存する。従来の積み重ねられるキャパシタ（スタックト
キャパシタ）は、半導体基板の表面上に形成されるの
で、キャパシタの電荷蓄積能力を増強するためにキャパ
シタの面積を増加させるときには、デバイスの他の特徴
のために利用できるかもしれない基板表面積を犠牲にし
てキャパシタの面積を増加させることになる。その結
果、キャパシタが占める表面積をなるべく小さくするた
めに、半導体製造産業でトレンチキャパシタが極めて好
ましいとされるようになって来ている。
シタを用いていろいろな電荷蓄積機能を実行する。キャ
パシタは、誘電体と呼ばれる絶縁物質で互いに隔離され
た２つの電極を含む。電極は、通常、導体または半導体
物質から作られる。従来の半導体製造方法では、キャパ
シタは“垂直に重ねられ（vertically stacked）”、水
平に形成された誘電物質を含み、誘電体の上と下に形成
された導体または半導体物質を絶縁している。導体物質
として用いられる物質はいろいろな金属であり、半導体
物質として用いられる物質はドープされたポリシリコン
その他の薄膜、並びに、シリコン基板自身も含む。キャ
パシタが電荷を蓄積する能力は、キャパシタの面積に依
存する。従来の積み重ねられるキャパシタ（スタックト
キャパシタ）は、半導体基板の表面上に形成されるの
で、キャパシタの電荷蓄積能力を増強するためにキャパ
シタの面積を増加させるときには、デバイスの他の特徴
のために利用できるかもしれない基板表面積を犠牲にし
てキャパシタの面積を増加させることになる。その結
果、キャパシタが占める表面積をなるべく小さくするた
めに、半導体製造産業でトレンチキャパシタが極めて好
ましいとされるようになって来ている。
【０００３】トレンチキャパシタは、半導体基板の表面
から下へ延び、トレンチキャパシタが形成されるトレン
チ開口の幅と深さが増すにつれてキャパシタ面積が増加
する。従って、このキャパシタの電荷貯蔵能力は、基板
表面積を犠牲にすることなく、単にトレンチの深さを増
加させることで増加させることができるということが理
解されるであろう。このためトレンチキャパシタが極め
て好ましいとされている。
から下へ延び、トレンチキャパシタが形成されるトレン
チ開口の幅と深さが増すにつれてキャパシタ面積が増加
する。従って、このキャパシタの電荷貯蔵能力は、基板
表面積を犠牲にすることなく、単にトレンチの深さを増
加させることで増加させることができるということが理
解されるであろう。このためトレンチキャパシタが極め
て好ましいとされている。
【０００４】
【発明が解決しようとする課題】半導体製造産業におけ
る最近の傾向は、ＳＯＩ基板の利用である。ＳＯＩ基板
は、上のシリコン層内に形成される能動装置（active d
evice）がバルクの基板から絶縁されるということで好
まれている。従って、基板を通るデバイスの漏洩が小さ
くなり、基板と電気的に結合していることと関連した他
の問題も回避できる。しかし、ＳＯＩ技術の利用には、
トレンチキャパシタが十分に大きなキャパシタ面積を有
するようにするために、トレンチキャパシタの形成によ
く用いられるトレンチ開口をＳＯＩ基板の絶縁体層を通
って延ばさせなければならないという問題がある。この
問題は、トレンチキャパシタの外側電極はトレンチ開口
の境界である基板領域であるということから生じてい
る。トレンチ開口は誘電体ライナーが充填されており、
それが他方の電極（普通、トレンチ内に配置された半導
体物質で作られるプラグ）をこの外側電極から絶縁して
いる。ＳＯＩ技術におけるトレンチキャパシタの使用に
伴う一つの欠点は、キャパシタの外側電極が、ＳＯＩと
いう基板構造の絶縁体膜によって基板表面から絶縁さ
れ、容易に接触できないということである。ＳＯＩ技術
にキャパシタを集積化する別のアプローチは、基板表面
上に形成される積層キャパシタに戻るということであろ
うが、それはキャパシタ面積がデバイスの幾何形状を犠
牲にすることになる。デバイスの集積化がますます進ん
でいる今日、このアプローチは好まれない。
る最近の傾向は、ＳＯＩ基板の利用である。ＳＯＩ基板
は、上のシリコン層内に形成される能動装置（active d
evice）がバルクの基板から絶縁されるということで好
まれている。従って、基板を通るデバイスの漏洩が小さ
くなり、基板と電気的に結合していることと関連した他
の問題も回避できる。しかし、ＳＯＩ技術の利用には、
トレンチキャパシタが十分に大きなキャパシタ面積を有
するようにするために、トレンチキャパシタの形成によ
く用いられるトレンチ開口をＳＯＩ基板の絶縁体層を通
って延ばさせなければならないという問題がある。この
問題は、トレンチキャパシタの外側電極はトレンチ開口
の境界である基板領域であるということから生じてい
る。トレンチ開口は誘電体ライナーが充填されており、
それが他方の電極（普通、トレンチ内に配置された半導
体物質で作られるプラグ）をこの外側電極から絶縁して
いる。ＳＯＩ技術におけるトレンチキャパシタの使用に
伴う一つの欠点は、キャパシタの外側電極が、ＳＯＩと
いう基板構造の絶縁体膜によって基板表面から絶縁さ
れ、容易に接触できないということである。ＳＯＩ技術
にキャパシタを集積化する別のアプローチは、基板表面
上に形成される積層キャパシタに戻るということであろ
うが、それはキャパシタ面積がデバイスの幾何形状を犠
牲にすることになる。デバイスの集積化がますます進ん
でいる今日、このアプローチは好まれない。
【０００５】本発明は、これらの問題に鑑みてなされた
ものであり、ＳＯＩ技術と両立できるスペース節約型の
トレンチキャパシタを提供する。
ものであり、ＳＯＩ技術と両立できるスペース節約型の
トレンチキャパシタを提供する。
【０００６】
【課題を解決するための手段】本発明は、ＳＯＩ技術と
両立できるトレンチキャパシタを提供する。このトレン
チキャパシタは、上方シリコン層と絶縁層を通って伸
び、絶縁層の下の半導体ベース基板の中にまで延びてい
る。トレンチキャパシタは、トレンチ開口の内部に形成
されキャパシタの誘電体物質に囲まれた内部電極を有す
る。また、トレンチキャパシタは、このトレンチキャパ
シタのスプリング近くに形成された接触構造と電気的に
結合した外側電極を有する。外側電極は、トレンチ開口
の境界になっているベース半導体基板の部分、トレンチ
開口の境界であるシリコン層の部分、或いは、その両方
を含んでもよい。
両立できるトレンチキャパシタを提供する。このトレン
チキャパシタは、上方シリコン層と絶縁層を通って伸
び、絶縁層の下の半導体ベース基板の中にまで延びてい
る。トレンチキャパシタは、トレンチ開口の内部に形成
されキャパシタの誘電体物質に囲まれた内部電極を有す
る。また、トレンチキャパシタは、このトレンチキャパ
シタのスプリング近くに形成された接触構造と電気的に
結合した外側電極を有する。外側電極は、トレンチ開口
の境界になっているベース半導体基板の部分、トレンチ
開口の境界であるシリコン層の部分、或いは、その両方
を含んでもよい。
【０００７】トレンチキャパシタおよび関連接触構造の
製造方法は、トレンチキャパシタおよびトレンチキャパ
シタのすぐ近くに形成される接触構造の形成を含む。接
触構造は、絶縁体物質を通って伸びるトレンチ内部に形
成され、それによってトレンチキャパシタの境界となっ
ているベース半導体基板の部分を含む外側トレンチ電極
と電気的に結合している導体または半導体物質を含む。
製造方法は、トレンチキャパシタおよびトレンチキャパ
シタのすぐ近くに形成される接触構造の形成を含む。接
触構造は、絶縁体物質を通って伸びるトレンチ内部に形
成され、それによってトレンチキャパシタの境界となっ
ているベース半導体基板の部分を含む外側トレンチ電極
と電気的に結合している導体または半導体物質を含む。
【０００８】前記の一般的な記述も、以下の詳細な記述
も例示的なものであり、本発明を制限するものでないこ
とは言うまでもない。
も例示的なものであり、本発明を制限するものでないこ
とは言うまでもない。
【０００９】
【発明の実施の形態】本発明は、以下の詳細な記述を、
添付図面を参照して読むときに最もよく理解される。通
常の慣行に従って、図面のいろいろな特徴は、正確な縮
尺ではないということを強調しておく。逆に、分かり易
くするために、いろいろな特徴の寸法は、任意に拡大ま
たは縮小されている。
添付図面を参照して読むときに最もよく理解される。通
常の慣行に従って、図面のいろいろな特徴は、正確な縮
尺ではないということを強調しておく。逆に、分かり易
くするために、いろいろな特徴の寸法は、任意に拡大ま
たは縮小されている。
【００１０】本発明は、トレンチキャパシタをＳＯＩ
（silicon-on-insulator）処理技術に取り入れるもので
ある。ＳＯＩ処理技術は、半導体製造産業全体にわたっ
て商業的に利用されている様々なＳＯＩ基板のどれかを
用いる。或いは、ＳＯＩ基板は、装置の特定条件に合わ
せて注文で製造することもできる。そのような理由で、
用いられるシリコン層と絶縁層の具体的な細部は、実施
例によって大きく異なってもよい。本発明は、利用され
る様々なＳＯＩ基板の実施例に限定されない。
（silicon-on-insulator）処理技術に取り入れるもので
ある。ＳＯＩ処理技術は、半導体製造産業全体にわたっ
て商業的に利用されている様々なＳＯＩ基板のどれかを
用いる。或いは、ＳＯＩ基板は、装置の特定条件に合わ
せて注文で製造することもできる。そのような理由で、
用いられるシリコン層と絶縁層の具体的な細部は、実施
例によって大きく異なってもよい。本発明は、利用され
る様々なＳＯＩ基板の実施例に限定されない。
【００１１】次に、図面を参照して説明するが、図の全
体にわたって同様な要素は同じ参照数字で表されてい
る。図１〜図６は、本発明の第１の実施例を形成するの
に用いられる処理シーケンスを示している。図１は、Ｓ
ＯＩ基板内に形成された２つのトレンチ開口を示す。Ｓ
ＯＩ基板は、半導体ベース基板１と、絶縁層３と、シリ
コン層５とを含む。半導体ベース基板１は、半導体製造
産業で普通に用いられるようなシリコンウエーハでよ
い。或いは他の基板を用いてもよい。絶縁層３は、二酸
化シリコンであっても、または半導体製造産業で普通に
設けられるような“酸化物”膜であってもよい。或い
は、他の絶縁膜を用いてもよい。シリコン層５は、アモ
ルファスシリコン層であっても、ポリシリコン層であっ
てもよい。上述のように、当業者に利用できるいろいろ
なＳＯＩ構造を、本発明のトレンチキャパシタを形成す
るための基板として用いることができる。シリコン層５
の厚さ６と絶縁層３の厚さ４は、当業者が利用できるい
ろいろなＳＯＩ基板構造によって異なるであろう。或る
実施例では、厚さ４は、２００オングストロームから
６，０００オングストロームまでの範囲にわたる。厚さ
６は、５００オングストロームから３〜４マイクロメー
トル（ミクロン）までの範囲にわたる。用いるシリコン
層５および絶縁層３のそれぞれの厚さ６および４に関わ
りなく、シリコン層５の最上面７から下へ延びるように
形成されるトレンチ開口１０および１１は、厚さ４と６
を合わせたものを超える深さ１５を有する。言い換える
と、トレンチ開口１０は、シリコン層５を通り、絶縁層
３を通り、半導体ベース基板１の中にまで延びる。トレ
ンチ開口１０と１１は、通常の方法を用いてＳＯＩ基板
の最上面７の上にマスキングパターンを作り、次に、シ
リコン層５および絶縁層３を通り、半導体ベース基板１
の中までエッチングすることによって同時に形成するこ
とができる。或る実施例では、反応性イオンエッチング
を用いて膜および半導体基板を順次エッチングする。
体にわたって同様な要素は同じ参照数字で表されてい
る。図１〜図６は、本発明の第１の実施例を形成するの
に用いられる処理シーケンスを示している。図１は、Ｓ
ＯＩ基板内に形成された２つのトレンチ開口を示す。Ｓ
ＯＩ基板は、半導体ベース基板１と、絶縁層３と、シリ
コン層５とを含む。半導体ベース基板１は、半導体製造
産業で普通に用いられるようなシリコンウエーハでよ
い。或いは他の基板を用いてもよい。絶縁層３は、二酸
化シリコンであっても、または半導体製造産業で普通に
設けられるような“酸化物”膜であってもよい。或い
は、他の絶縁膜を用いてもよい。シリコン層５は、アモ
ルファスシリコン層であっても、ポリシリコン層であっ
てもよい。上述のように、当業者に利用できるいろいろ
なＳＯＩ構造を、本発明のトレンチキャパシタを形成す
るための基板として用いることができる。シリコン層５
の厚さ６と絶縁層３の厚さ４は、当業者が利用できるい
ろいろなＳＯＩ基板構造によって異なるであろう。或る
実施例では、厚さ４は、２００オングストロームから
６，０００オングストロームまでの範囲にわたる。厚さ
６は、５００オングストロームから３〜４マイクロメー
トル（ミクロン）までの範囲にわたる。用いるシリコン
層５および絶縁層３のそれぞれの厚さ６および４に関わ
りなく、シリコン層５の最上面７から下へ延びるように
形成されるトレンチ開口１０および１１は、厚さ４と６
を合わせたものを超える深さ１５を有する。言い換える
と、トレンチ開口１０は、シリコン層５を通り、絶縁層
３を通り、半導体ベース基板１の中にまで延びる。トレ
ンチ開口１０と１１は、通常の方法を用いてＳＯＩ基板
の最上面７の上にマスキングパターンを作り、次に、シ
リコン層５および絶縁層３を通り、半導体ベース基板１
の中までエッチングすることによって同時に形成するこ
とができる。或る実施例では、反応性イオンエッチング
を用いて膜および半導体基板を順次エッチングする。
【００１２】図５に示されるように、トレンチキャパシ
タを含むようになるトレンチ開口１０は、幅２０，深さ
１５，底面１９および側壁１７を含む。幅２０は、０．
１マイクロメートルから２〜３マイクロメートルまでの
範囲で変わる。深さ１５は、０．５から６マイクロメー
トルまでの範囲で変わる。トレンチ開口１０のアスペク
ト比は、深さ１５の幅２０に対する比として定義され、
この好ましい実施例では、６以下である。
タを含むようになるトレンチ開口１０は、幅２０，深さ
１５，底面１９および側壁１７を含む。幅２０は、０．
１マイクロメートルから２〜３マイクロメートルまでの
範囲で変わる。深さ１５は、０．５から６マイクロメー
トルまでの範囲で変わる。トレンチ開口１０のアスペク
ト比は、深さ１５の幅２０に対する比として定義され、
この好ましい実施例では、６以下である。
【００１３】トレンチ開口１０と同時に形成されると
き、トレンチ開口１１は、深さ１５まで形成され、底面
２９と側壁２７を含む。マスキングパターン（図示せ
ず）の同一開口を用いる場合、トレンチ開口１１は、ま
た、幅２１がトレンチ開口１０の幅２０と実質的に等し
くなる。しかし、図５に示されるように接触構造が形成
されるトレンチ開口１１は、トレンチ開口１０の前また
は後に形成することもできる。トレンチ開口１１は、ま
た、トレンチ開口１０を形成するのに用いる開口とは異
なる寸法のマスキングパターン（図示せず）の開口から
形成することもできる。従って、トレンチ開口１１は、
トレンチ開口１０と同じ深さ１５を有するものに限定さ
れず、幅２１はトレンチ開口２０より小さくても大きく
てもよい。トレンチ開口１１は、図５および６に示され
るような接触構造として用いられ、シリコン層５，絶縁
層３を通って、半導体ベース基板１の中まで延びる。簡
単のために、トレンチ開口１０と１１は、実質的に同じ
寸法を有するように図示されている。
き、トレンチ開口１１は、深さ１５まで形成され、底面
２９と側壁２７を含む。マスキングパターン（図示せ
ず）の同一開口を用いる場合、トレンチ開口１１は、ま
た、幅２１がトレンチ開口１０の幅２０と実質的に等し
くなる。しかし、図５に示されるように接触構造が形成
されるトレンチ開口１１は、トレンチ開口１０の前また
は後に形成することもできる。トレンチ開口１１は、ま
た、トレンチ開口１０を形成するのに用いる開口とは異
なる寸法のマスキングパターン（図示せず）の開口から
形成することもできる。従って、トレンチ開口１１は、
トレンチ開口１０と同じ深さ１５を有するものに限定さ
れず、幅２１はトレンチ開口２０より小さくても大きく
てもよい。トレンチ開口１１は、図５および６に示され
るような接触構造として用いられ、シリコン層５，絶縁
層３を通って、半導体ベース基板１の中まで延びる。簡
単のために、トレンチ開口１０と１１は、実質的に同じ
寸法を有するように図示されている。
【００１４】トレンチ開口１０は、トレンチキャパシタ
を形成するのに用いられ、また、トレンチ開口１１は、
そのトレンチキャパシタに接触するための接触構造を形
成するのに用いられる。これらの構造は、図５に示され
る。次に、図２を参照すると、酸化防止膜（oxide resi
stant film）３１は、最上面７の上およびトレンチ開口
１０および１１の内部に形成される。そのようなものと
して、酸化防止膜３１は、それぞれ、トレンチ開口１０
と１１の底面１９と２９および側壁１７と２７を覆って
いる。酸化防止膜３１は、通常、窒化シリコン、窒化チ
タン、窒化タングステン、または、窒化タンタルなどの
膜から形成される。または、他の酸化防止膜を用いるこ
ともできる。或る実施例では、酸化防止膜３１は、厚さ
が５０オングストローム〜５０００オングストロームの
範囲にあり、好ましくは厚さが３００オングストローム
〜６００オングストロームの範囲にある。或る実施例で
は、酸化防止膜３１を形成する前に、種子層（図示せ
ず）が露出した表面上に形成される。或る実施例では、
この種子層はチタンまたはタンタルである。図２には、
また、マスキング膜３３によって作られるパターンも示
されている。このパターンは、酸化防止膜３１の形成後
に引き続いて作られる。この好ましい実施例では、マス
キング膜３３はフォトレジスト物質である。当業者が利
用できるいろいろなフォトレジスト物質のどれを用いて
もよい。或いは、他のマスキング膜を用いることもでき
る。マスキング膜３３に作られるパターンは通常の方法
によって作ることができる。マスキング膜３３は、トレ
ンチ開口１０または最上面７の一部を覆わないことが分
かる。
を形成するのに用いられ、また、トレンチ開口１１は、
そのトレンチキャパシタに接触するための接触構造を形
成するのに用いられる。これらの構造は、図５に示され
る。次に、図２を参照すると、酸化防止膜（oxide resi
stant film）３１は、最上面７の上およびトレンチ開口
１０および１１の内部に形成される。そのようなものと
して、酸化防止膜３１は、それぞれ、トレンチ開口１０
と１１の底面１９と２９および側壁１７と２７を覆って
いる。酸化防止膜３１は、通常、窒化シリコン、窒化チ
タン、窒化タングステン、または、窒化タンタルなどの
膜から形成される。または、他の酸化防止膜を用いるこ
ともできる。或る実施例では、酸化防止膜３１は、厚さ
が５０オングストローム〜５０００オングストロームの
範囲にあり、好ましくは厚さが３００オングストローム
〜６００オングストロームの範囲にある。或る実施例で
は、酸化防止膜３１を形成する前に、種子層（図示せ
ず）が露出した表面上に形成される。或る実施例では、
この種子層はチタンまたはタンタルである。図２には、
また、マスキング膜３３によって作られるパターンも示
されている。このパターンは、酸化防止膜３１の形成後
に引き続いて作られる。この好ましい実施例では、マス
キング膜３３はフォトレジスト物質である。当業者が利
用できるいろいろなフォトレジスト物質のどれを用いて
もよい。或いは、他のマスキング膜を用いることもでき
る。マスキング膜３３に作られるパターンは通常の方法
によって作ることができる。マスキング膜３３は、トレ
ンチ開口１０または最上面７の一部を覆わないことが分
かる。
【００１５】図３は、図２の構造において、エッチング
処理でトレンチ開口１０の側壁１７および底面１９から
酸化防止膜３１が除去された後の構造を示す。通常のエ
ッチング方法を用いて、マスキング膜３３によって覆わ
れずに露出している酸化防止膜３１の部分を除去するこ
とができる。酸化防止膜３１を除去した後には、トレン
チ開口１０の元の側壁１７と底面１９が露出するように
なることが見て取れる。図３に示されている構造が形成
された後、通常の方法によってマスキング膜３３を除去
することができる。マスキング膜３３を除去した後、次
に、トレンチ開口１０の底面１９および側壁１７に熱酸
化膜が形成される。熱酸化膜は、通常の熱酸化法によっ
て形成することができ、酸化防止膜３１に覆われていな
い露出したシリコン表面に形成される。熱酸化膜が形成
された後、酸化防止膜３１を通常の方法、例えば、１６
０℃よりも高い温度で燐酸にさらすなどの方法で除去す
る。或いは、酸化防止膜３１を除去するのに他の適当な
方法を用いることもできる。
処理でトレンチ開口１０の側壁１７および底面１９から
酸化防止膜３１が除去された後の構造を示す。通常のエ
ッチング方法を用いて、マスキング膜３３によって覆わ
れずに露出している酸化防止膜３１の部分を除去するこ
とができる。酸化防止膜３１を除去した後には、トレン
チ開口１０の元の側壁１７と底面１９が露出するように
なることが見て取れる。図３に示されている構造が形成
された後、通常の方法によってマスキング膜３３を除去
することができる。マスキング膜３３を除去した後、次
に、トレンチ開口１０の底面１９および側壁１７に熱酸
化膜が形成される。熱酸化膜は、通常の熱酸化法によっ
て形成することができ、酸化防止膜３１に覆われていな
い露出したシリコン表面に形成される。熱酸化膜が形成
された後、酸化防止膜３１を通常の方法、例えば、１６
０℃よりも高い温度で燐酸にさらすなどの方法で除去す
る。或いは、酸化防止膜３１を除去するのに他の適当な
方法を用いることもできる。
【００１６】図４は、熱酸化膜を形成し、その後、前に
図３で示された酸化防止膜を除去した後の構造を示す。
図４は、熱酸化膜３５がトレンチ開口１０の側壁１７お
よび底面１９の上に形成されていることを示す。熱酸化
膜は、主に側壁１７および底面１９の露出したシリコン
部分に形成される。熱酸化膜３５は、或る実施例では、
５０〜１００オングストロームの範囲の厚さを有する。
この厚さは、側壁が絶縁層３から成る個所では小さく、
または、無視できる程度になっている。
図３で示された酸化防止膜を除去した後の構造を示す。
図４は、熱酸化膜３５がトレンチ開口１０の側壁１７お
よび底面１９の上に形成されていることを示す。熱酸化
膜は、主に側壁１７および底面１９の露出したシリコン
部分に形成される。熱酸化膜３５は、或る実施例では、
５０〜１００オングストロームの範囲の厚さを有する。
この厚さは、側壁が絶縁層３から成る個所では小さく、
または、無視できる程度になっている。
【００１７】熱酸化膜３５は、無傷のまま、酸化防止膜
を除去した状態で、半導体物質がＳＯＩ基板の最上面７
の上に、そして、図４に示されたトレンチ開口１０およ
び１１のそれぞれを充填するように形成される。通常の
化学的気相堆積法を用いて、最上面７の上に、および、
トレンチ開口１０および１１を充填するように、半導体
物質の膜を形成することができる。この好ましい実施例
では、ポリシリコン膜を用いることができる。別の実施
例では、アモルファスシリコンや他の半導体物質を用い
ることができる。いろいろな実施例によって、この半導
体膜には、様々な適当なドーパント不純物のどれかをド
ープすることができる。従来の方法を用いて半導体膜に
ドーピングすることができる。前述のように膜を形成し
た後、化学的−機械的研磨（ＣＭＰ）方法などによって
この構造を研磨し、最上面７によって形成される面の上
から半導体物質の一部を除去する。
を除去した状態で、半導体物質がＳＯＩ基板の最上面７
の上に、そして、図４に示されたトレンチ開口１０およ
び１１のそれぞれを充填するように形成される。通常の
化学的気相堆積法を用いて、最上面７の上に、および、
トレンチ開口１０および１１を充填するように、半導体
物質の膜を形成することができる。この好ましい実施例
では、ポリシリコン膜を用いることができる。別の実施
例では、アモルファスシリコンや他の半導体物質を用い
ることができる。いろいろな実施例によって、この半導
体膜には、様々な適当なドーパント不純物のどれかをド
ープすることができる。従来の方法を用いて半導体膜に
ドーピングすることができる。前述のように膜を形成し
た後、化学的−機械的研磨（ＣＭＰ）方法などによって
この構造を研磨し、最上面７によって形成される面の上
から半導体物質の一部を除去する。
【００１８】図５は、研磨を行った後の構造を示す。研
磨後、トレンチ開口１０に形成されたトレンチキャパシ
タ４７は上面４１を有し、接触開口１１に形成された接
触構造４５は上面４３を有する。上面４１と４３および
最上面７は実質的に平面を形成していることが分かる。
また、トレンチ開口１０および１１のそれぞれの内部に
半導体物質３７が形成されていることが分かる。この好
ましい実施例では、半導体物質はドープされたポリシリ
コンでもよい。別の実施例では、他の半導体物質を用い
ることもできる。
磨後、トレンチ開口１０に形成されたトレンチキャパシ
タ４７は上面４１を有し、接触開口１１に形成された接
触構造４５は上面４３を有する。上面４１と４３および
最上面７は実質的に平面を形成していることが分かる。
また、トレンチ開口１０および１１のそれぞれの内部に
半導体物質３７が形成されていることが分かる。この好
ましい実施例では、半導体物質はドープされたポリシリ
コンでもよい。別の実施例では、他の半導体物質を用い
ることもできる。
【００１９】さらに、別の図示されない実施例では、ト
レンチ開口１０とトレンチ開口１１は、それぞれ異なる
物質で充填される。この実施例では、それらの膜は別々
に形成され研磨される。使用できる他の物質は、他の半
導体物質でも、またはアルミニウムなどの半導体製造産
業でよく用いられる導体物質でもよい。ここで、本発明
は、トレンチ開口１０および１１を単一物質で同時に充
填し、次に、その物質を研磨するということに限定され
ないということを強調しておかなければならない。
レンチ開口１０とトレンチ開口１１は、それぞれ異なる
物質で充填される。この実施例では、それらの膜は別々
に形成され研磨される。使用できる他の物質は、他の半
導体物質でも、またはアルミニウムなどの半導体製造産
業でよく用いられる導体物質でもよい。ここで、本発明
は、トレンチ開口１０および１１を単一物質で同時に充
填し、次に、その物質を研磨するということに限定され
ないということを強調しておかなければならない。
【００２０】図５に戻ると、トレンチキャパシタ４７
は、半導体物質３７から成るプラグ７０を含み、それが
全体的に熱酸化膜３５で囲まれ、この膜は側壁１７と絶
縁層３の接合部で厚さが最小になっている。半導体物質
３７から成るプラグ７０は、トレンチキャパシタ４７の
内側電極の役目をする。トレンチ開口１１も半導体物質
３７から成るプラグ７１で充填され、接触構造４５を形
成する。接触構造４５は酸化物のライナーを含まない。
従って、接触構造４５における半導体物質３７から成る
プラグ７１は半導体ベース基板１およびシリコン層５と
電気的に結合している。
は、半導体物質３７から成るプラグ７０を含み、それが
全体的に熱酸化膜３５で囲まれ、この膜は側壁１７と絶
縁層３の接合部で厚さが最小になっている。半導体物質
３７から成るプラグ７０は、トレンチキャパシタ４７の
内側電極の役目をする。トレンチ開口１１も半導体物質
３７から成るプラグ７１で充填され、接触構造４５を形
成する。接触構造４５は酸化物のライナーを含まない。
従って、接触構造４５における半導体物質３７から成る
プラグ７１は半導体ベース基板１およびシリコン層５と
電気的に結合している。
【００２１】さらに、図５を参照すると、トレンチキャ
パシタ４７は、プラグ７０によって作られる内側電極か
ら電気的に絶縁された外側電極を含む。外側電極は、ト
レンチ開口１０の境界になっている半導体ベース基板１
の領域４９を含み、トレンチ開口１０の境界になってい
るシリコン層５の領域５０を含み、或いは、その両方を
含む。これは、どこで接触するかによる。図示された実
施例では、接触構造４５は、隣接領域５０を含むシリコ
ン層５，および隣接領域４９を含むベース半導体基板１
のそれぞれに電気的に結合していることが分かる。従っ
て、接触構造４５によってトレンチキャパシタ４７と電
気的に接触した場合、トレンチキャパシタの外側電極
は、領域４９および５０のそれぞれを含む。トレンチキ
ャパシタ４７と接触構造４５は、互いにすぐ近くに形成
される。トレンチキャパシタ４７と接触構造４５が離れ
ている距離１３は、様々な実施例により１から５マイク
ロメートルの範囲にある。距離１３は、接触構造４５と
トレンチキャパシタの外側電極との間の良い電気的接触
が確保されるように選ばれる。
パシタ４７は、プラグ７０によって作られる内側電極か
ら電気的に絶縁された外側電極を含む。外側電極は、ト
レンチ開口１０の境界になっている半導体ベース基板１
の領域４９を含み、トレンチ開口１０の境界になってい
るシリコン層５の領域５０を含み、或いは、その両方を
含む。これは、どこで接触するかによる。図示された実
施例では、接触構造４５は、隣接領域５０を含むシリコ
ン層５，および隣接領域４９を含むベース半導体基板１
のそれぞれに電気的に結合していることが分かる。従っ
て、接触構造４５によってトレンチキャパシタ４７と電
気的に接触した場合、トレンチキャパシタの外側電極
は、領域４９および５０のそれぞれを含む。トレンチキ
ャパシタ４７と接触構造４５は、互いにすぐ近くに形成
される。トレンチキャパシタ４７と接触構造４５が離れ
ている距離１３は、様々な実施例により１から５マイク
ロメートルの範囲にある。距離１３は、接触構造４５と
トレンチキャパシタの外側電極との間の良い電気的接触
が確保されるように選ばれる。
【００２２】次に、図６を参照すると、シリコン層５の
最上面７を含む構造の上に誘電体の膜３９が形成され
る。誘電体膜３９は、窒化シリコン、酸化シリコンまた
は酸素窒素化シリコンなど、どのような適当な誘電体物
質であってもよく、従来の方法、例えば、化学的気相堆
積法を用いて形成することができる。誘電体膜３９を形
成した後、誘電体膜３９を通して開口５１および５３を
形成し、それぞれトレンチキャパシタ４７の最上面４１
および接触構造４５の最上面４３との接触を設ける。開
口５１および５３は、当業者が普通に用いているような
通常のパターン生成およびエッチング法によって形成す
ることができる。開口５１および５３を形成した後、ト
レンチキャパシタ４７および接触構造４５のそれぞれと
別々の電気的接触が、それぞれ開口５１および５３を通
して作られる。いったん電気的接触ができると、トレン
チキャパシタ４７の内側電極（プラグ７０）には開口５
１を通して接触することができ、トレンチキャパシタ４
７の外側電極（これはシリコン層５の隣接領域５０およ
び半導体ベース基板１の隣接領域４９を含む）には開口
５３および外側電極の２つの領域と電気的に結合してい
る接触構造４５を通して接触することができるのが分か
る。
最上面７を含む構造の上に誘電体の膜３９が形成され
る。誘電体膜３９は、窒化シリコン、酸化シリコンまた
は酸素窒素化シリコンなど、どのような適当な誘電体物
質であってもよく、従来の方法、例えば、化学的気相堆
積法を用いて形成することができる。誘電体膜３９を形
成した後、誘電体膜３９を通して開口５１および５３を
形成し、それぞれトレンチキャパシタ４７の最上面４１
および接触構造４５の最上面４３との接触を設ける。開
口５１および５３は、当業者が普通に用いているような
通常のパターン生成およびエッチング法によって形成す
ることができる。開口５１および５３を形成した後、ト
レンチキャパシタ４７および接触構造４５のそれぞれと
別々の電気的接触が、それぞれ開口５１および５３を通
して作られる。いったん電気的接触ができると、トレン
チキャパシタ４７の内側電極（プラグ７０）には開口５
１を通して接触することができ、トレンチキャパシタ４
７の外側電極（これはシリコン層５の隣接領域５０およ
び半導体ベース基板１の隣接領域４９を含む）には開口
５３および外側電極の２つの領域と電気的に結合してい
る接触構造４５を通して接触することができるのが分か
る。
【００２３】ここで、本発明の一つの態様は、ＳＯＩ基
板上に形成されたトレンチキャパシタであって、トレン
チの境界を成し、ＳＯＩ基板の絶縁層の下に配置された
ベース基板の領域から成る外側電極を有するトレンチキ
ャパシタであるということを強調しておきたい。本発明
の別の態様は、トレンチキャパシタのすぐ近くに形成さ
れ、ＳＯＩ基板の絶縁層を通って延びる接触構造であ
る。この接触構造は外側電極に電気的に結合される。例
示された接触構造についての上の記述は制限的なもので
はなく、本発明の接触構造は他のサイズや形態であって
もよく、異なる方法で形成することもでき、他のいろい
ろな材料で作ることもできる。
板上に形成されたトレンチキャパシタであって、トレン
チの境界を成し、ＳＯＩ基板の絶縁層の下に配置された
ベース基板の領域から成る外側電極を有するトレンチキ
ャパシタであるということを強調しておきたい。本発明
の別の態様は、トレンチキャパシタのすぐ近くに形成さ
れ、ＳＯＩ基板の絶縁層を通って延びる接触構造であ
る。この接触構造は外側電極に電気的に結合される。例
示された接触構造についての上の記述は制限的なもので
はなく、本発明の接触構造は他のサイズや形態であって
もよく、異なる方法で形成することもでき、他のいろい
ろな材料で作ることもできる。
【００２４】図７〜図９は、ＳＯＩ基板の中に形成され
たトレンチキャパシタへの接点を作るために用いられる
第２の実施例による処理シーケンスを示す。この特定の
実施例は、シリコン層が比較的厚いときに極めて望まし
いものである。図７〜図９に関連して、図面全体にわた
って同様なエレメントは同じ参照数字で表されていると
いうことに注意されたい。
たトレンチキャパシタへの接点を作るために用いられる
第２の実施例による処理シーケンスを示す。この特定の
実施例は、シリコン層が比較的厚いときに極めて望まし
いものである。図７〜図９に関連して、図面全体にわた
って同様なエレメントは同じ参照数字で表されていると
いうことに注意されたい。
【００２５】図７は、図１に関連して述べたように、Ｓ
ＯＩ基板の中に形成されたトレンチ開口を示しており、
異なる点は、別の（さらなる）トレンチ構造がすぐ近く
に形成されていないということである。図８を参照する
と、第１の実施例に関連して述べたようにトレンチキャ
パシタ４７が形成される。この第２の実施例によれば、
図８に示されたようにトレンチキャパシタ４７が形成さ
れた後、誘電体膜が最上面７上に形成される。
ＯＩ基板の中に形成されたトレンチ開口を示しており、
異なる点は、別の（さらなる）トレンチ構造がすぐ近く
に形成されていないということである。図８を参照する
と、第１の実施例に関連して述べたようにトレンチキャ
パシタ４７が形成される。この第２の実施例によれば、
図８に示されたようにトレンチキャパシタ４７が形成さ
れた後、誘電体膜が最上面７上に形成される。
【００２６】次に、図９を参照すると、最上面７上に誘
電体膜３９が形成される。誘電体膜３９が形成された
後、２つの開口５１と５５が誘電体膜３９を通して形成
される。誘電体膜３９を形成するのに、また開口５１お
よび５５を形成するのに通常の方法を用いることができ
る。接触開口５１は図示されているような、そして図６
に関連して記述されたようなものであり、トレンチキャ
パシタ４７の内側電極を形成する半導体物質のプラグ７
０と接触している。さらに、接触開口５５がまた、誘電
体膜３９を通して形成される。接触開口５５はトレンチ
キャパシタ４７のすぐ近くに配置され、トレンチキャパ
シタ４７からは距離５９だけ離れている。或る実施例で
は、距離５９は１〜５マイクロメートルの範囲内の距離
である。接触開口５５は、シリコン層５に接触するため
の開口になっているが、シリコン層５から絶縁層３によ
って絶縁されている半導体ベース基板１には接触しな
い。従って、トレンチキャパシタの外側電極は、トレン
チキャパシタ４７が形成されているトレンチ開口の境界
になっているシリコン層５の隣接領域５０だけしか含ま
ない。図６に関連して述べたように、開口５１および５
５が形成された後、トレンチキャパシタ４７の内側電極
および外側電極に、それぞれ、開口５１および５５を通
して別々に電気的接触がなされる。開口５５を通してシ
リコン層５に電気的接触がなされるとき、シリコン層５
はトレンチキャパシタ４７の外側電極に電気的に結合さ
れるということが分かる。
電体膜３９が形成される。誘電体膜３９が形成された
後、２つの開口５１と５５が誘電体膜３９を通して形成
される。誘電体膜３９を形成するのに、また開口５１お
よび５５を形成するのに通常の方法を用いることができ
る。接触開口５１は図示されているような、そして図６
に関連して記述されたようなものであり、トレンチキャ
パシタ４７の内側電極を形成する半導体物質のプラグ７
０と接触している。さらに、接触開口５５がまた、誘電
体膜３９を通して形成される。接触開口５５はトレンチ
キャパシタ４７のすぐ近くに配置され、トレンチキャパ
シタ４７からは距離５９だけ離れている。或る実施例で
は、距離５９は１〜５マイクロメートルの範囲内の距離
である。接触開口５５は、シリコン層５に接触するため
の開口になっているが、シリコン層５から絶縁層３によ
って絶縁されている半導体ベース基板１には接触しな
い。従って、トレンチキャパシタの外側電極は、トレン
チキャパシタ４７が形成されているトレンチ開口の境界
になっているシリコン層５の隣接領域５０だけしか含ま
ない。図６に関連して述べたように、開口５１および５
５が形成された後、トレンチキャパシタ４７の内側電極
および外側電極に、それぞれ、開口５１および５５を通
して別々に電気的接触がなされる。開口５５を通してシ
リコン層５に電気的接触がなされるとき、シリコン層５
はトレンチキャパシタ４７の外側電極に電気的に結合さ
れるということが分かる。
【００２７】ここで、本発明は、ＳＯＩ基板およびテク
ノロジーと両立するトレンチキャパシタを提供するとい
うことを強調しておかなければならない。このトレンチ
キャパシタは、トレンチ開口内に形成され、絶縁膜によ
って囲まれる導体または半導体物質のプラグから作られ
る内側電極を有する。トレンチキャパシタは、また、外
側電極も有する。外側電極は、トレンチを限定するシリ
コン層の隣接部分を含むことも、トレンチを限定する半
導体ベース基板の隣接部分を含むことも、両方の部分を
含むこともある。機能的な外側電極への接触は、第１の
実施例に従って、または、第２の実施例に従って、或い
は、トレンチキャパシタの外側電極に電気的に結合した
別の（さらなる）接触構造を設けることによって行われ
る。外側電極へ電気的に結合するための他のいろいろな
構造が本発明に含まれ、本発明は、記述された個々の具
体例によって限定されるものではない。
ノロジーと両立するトレンチキャパシタを提供するとい
うことを強調しておかなければならない。このトレンチ
キャパシタは、トレンチ開口内に形成され、絶縁膜によ
って囲まれる導体または半導体物質のプラグから作られ
る内側電極を有する。トレンチキャパシタは、また、外
側電極も有する。外側電極は、トレンチを限定するシリ
コン層の隣接部分を含むことも、トレンチを限定する半
導体ベース基板の隣接部分を含むことも、両方の部分を
含むこともある。機能的な外側電極への接触は、第１の
実施例に従って、または、第２の実施例に従って、或い
は、トレンチキャパシタの外側電極に電気的に結合した
別の（さらなる）接触構造を設けることによって行われ
る。外側電極へ電気的に結合するための他のいろいろな
構造が本発明に含まれ、本発明は、記述された個々の具
体例によって限定されるものではない。
【００２８】以上の記述は、単に本発明の原理を例示し
ているに過ぎない。従って、当業者ならば、ここではは
っきりと記述または図示されていないが、本発明の原理
を実施し、その技術的思想と範囲に含まれるような、様
々な配置を考案できるということは理解されるであろ
う。さらに、ここで述べたすべての例および条件的な記
述は、単に説明するためで、本発明の原理およびこの技
術の振興に発明者が寄与した考え方を理解する一助とす
ることを意図したものであり、具体的に述べたこれらの
例や条件に本発明を限定するものではないと解すべきで
ある。さらに、ここで本発明の原理、態様および実施例
を述べている全ての記述は、それと構造的および機能的
に同等なものを包含することを意図している。さらに、
それらの同等物は、現在知られている同等物および将来
開発される同等物、すなわち、構造に関わりなく、同じ
機能を実行するために開発される要素をも含むことを意
図している。従って、本発明の範囲は、ここに示され、
また、記述された実施例に限定されるものではなく、本
発明の範囲および技術的思想は添付された特許請求の範
囲によって明確にされる。
ているに過ぎない。従って、当業者ならば、ここではは
っきりと記述または図示されていないが、本発明の原理
を実施し、その技術的思想と範囲に含まれるような、様
々な配置を考案できるということは理解されるであろ
う。さらに、ここで述べたすべての例および条件的な記
述は、単に説明するためで、本発明の原理およびこの技
術の振興に発明者が寄与した考え方を理解する一助とす
ることを意図したものであり、具体的に述べたこれらの
例や条件に本発明を限定するものではないと解すべきで
ある。さらに、ここで本発明の原理、態様および実施例
を述べている全ての記述は、それと構造的および機能的
に同等なものを包含することを意図している。さらに、
それらの同等物は、現在知られている同等物および将来
開発される同等物、すなわち、構造に関わりなく、同じ
機能を実行するために開発される要素をも含むことを意
図している。従って、本発明の範囲は、ここに示され、
また、記述された実施例に限定されるものではなく、本
発明の範囲および技術的思想は添付された特許請求の範
囲によって明確にされる。
【００２９】
【発明の効果】以上、詳述したように、本発明によれ
ば、ＳＯＩ技術と両立できるスペース節約型のトレンチ
キャパシタを提供することができる。
ば、ＳＯＩ技術と両立できるスペース節約型のトレンチ
キャパシタを提供することができる。
【図１】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
ＳＯＩ基板内に形成された２つのトレンチ開口を示す断
面図である。
構造を形成するのに用いられる処理シーケンスを示し、
ＳＯＩ基板内に形成された２つのトレンチ開口を示す断
面図である。
【図２】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
図１に示された構造の上に形成された酸化防止膜の上に
形成されたマスキングパターンを示す断面図である。
構造を形成するのに用いられる処理シーケンスを示し、
図１に示された構造の上に形成された酸化防止膜の上に
形成されたマスキングパターンを示す断面図である。
【図３】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
図２から酸化防止膜が除去された後の構造を示す断面図
である。
構造を形成するのに用いられる処理シーケンスを示し、
図２から酸化防止膜が除去された後の構造を示す断面図
である。
【図４】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
トレンチ開口の一つの内部に形成された酸化物ライナー
を示す断面図である。
構造を形成するのに用いられる処理シーケンスを示し、
トレンチ開口の一つの内部に形成された酸化物ライナー
を示す断面図である。
【図５】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
トレンチキャパシタと接触構造を示す断面図である。
構造を形成するのに用いられる処理シーケンスを示し、
トレンチキャパシタと接触構造を示す断面図である。
【図６】第１の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
図５に示された構造に電気的接触のための開口が設けら
れた後の構造を示す断面図である。
構造を形成するのに用いられる処理シーケンスを示し、
図５に示された構造に電気的接触のための開口が設けら
れた後の構造を示す断面図である。
【図７】第２の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
ＳＯＩ基板内に形成されたトレンチ開口を示す図であ
る。
構造を形成するのに用いられる処理シーケンスを示し、
ＳＯＩ基板内に形成されたトレンチ開口を示す図であ
る。
【図８】第２の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
図７に示されたトレンチ開口に形成されたトレンチキャ
パシタを示す図である。
構造を形成するのに用いられる処理シーケンスを示し、
図７に示されたトレンチ開口に形成されたトレンチキャ
パシタを示す図である。
【図９】第２の実施例によるトレンチキャパシタと接触
構造を形成するのに用いられる処理シーケンスを示し、
図８に示されたトレンチキャパシタに電気的接触のため
の開口が設けられた構造を示す図である。
構造を形成するのに用いられる処理シーケンスを示し、
図８に示されたトレンチキャパシタに電気的接触のため
の開口が設けられた構造を示す図である。
１…半導体ベース基板 ３…絶縁層 ４…絶縁層の厚さ ５…シリコン層 ６…シリコン層の厚さ ７…シリコン層の最上面 １０，１１…トレンチ開口 １３…トレンチキャパシタと接触構造が離れている距離 １５…トレンチ開口の深さ １７，２７…トレンチ開口の側壁 １９，２９…トレンチ開口の底面 ２０，２１…トレンチ開口の幅 ３１…酸化防止膜 ３３…マスキング膜 ３５…熱酸化膜 ３７…半導体物質 ３９…誘電体膜 ４１…トレンチキャパシタの最上面 ４３…接触構造の最上面 ４５…接触構造 ４７…トレンチキャパシタ ４９…トレンチ開口の境界になっている半導体ベース基
板の領域（隣接領域） ５０…トレンチ開口の境界になっているシリコン層の領
域 ５１，５３，５５…開口（接触開口） ５９…距離 ７０，７１…プラグ
板の領域（隣接領域） ５０…トレンチ開口の境界になっているシリコン層の領
域 ５１，５３，５５…開口（接触開口） ５９…距離 ７０，７１…プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ ウォルター ピアース アメリカ合衆国，ペンシルベニア 18049, エマウス，サウス トウェルフス ストリ ート 410 (72)発明者 プラディプ クマール ロイ アメリカ合衆国，フロリダ 32819，オー ランド，ヒドゥン アイベイ コート 7706 Ｆターム(参考） 5F038 AC03 AC05 AC10 EZ06 EZ11 EZ14 EZ15 EZ16 5F083 AD17 HA02 JA33 JA36 JA40 MA06 MA17 PR40
Claims (26)
- 【請求項１】 ＳＯＩ基板に形成されるトレンチキャパ
シタを備える半導体装置であって、前記ＳＯＩ基板は、
半導体ベース基板上に形成される絶縁層上に形成される
シリコン層を含み、且つ、前記トレンチキャパシタは、
前記シリコン層および前記絶縁層を通って前記半導体ベ
ース基板の中に延びていることを特徴とする半導体装
置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記トレンチキャパシタは、トレンチの側壁および底面
に形成される酸化物ライナー、および、前記トレンチの
内部に配置されるポリシリコンプラグを含むことを特徴
とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記ポリシリコンプラグは、前記トレンチキャパシタの
第１の電極を構成し、且つ、前記トレンチの境界を成す
前記半導体ベース基板の部分は、前記トレンチキャパシ
タの第２の電極を構成することを特徴とする半導体装
置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記第２の電極は、さらに、前記トレンチの境界を成す
前記シリコン層の部分を構成することを特徴とする半導
体装置。 - 【請求項５】 請求項２に記載の半導体装置において、
前記ポリシリコンプラグは、前記トレンチを実質的に充
填することを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、
前記トレンチキャパシタは、前記シリコン層の最上面か
ら下方へ延びるトレンチ内に形成され、さらに、前記最
上面から下方へ前記絶縁層を通って延びるさらなるトレ
ンチ内に形成される半導体物質を含む接触構造を備える
ことを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、
前記接触構造は、前記トレンチキャパシタから側方へ５
マイクロメートル以内に配置されることを特徴とする半
導体装置。 - 【請求項８】 請求項６に記載の半導体装置において、
前記トレンチキャパシタは、前記トレンチの側壁および
底面上に形成される酸化物ライナーを含み、ポリシリコ
ンプラグは、実質的に前記トレンチを充填して前記トレ
ンチキャパシタの第１の電極を形成し、そして、前記ト
レンチキャパシタは、前記接触構造と電気的に結合して
いる第２の電極を含むことを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、
前記第２の電極は、前記トレンチの境界を成す前記半導
体ベース基板の部分を備えることを特徴とする半導体装
置。 - 【請求項１０】 請求項６に記載の半導体装置におい
て、前記接触構造は、前記さらなるトレンチ内に形成さ
れるポリシリコンを備えることを特徴とする半導体装
置。 - 【請求項１１】 請求項１に記載の半導体装置におい
て、前記トレンチキャパシタは、トレンチの側壁および
底面上に形成される酸化物ライナーおよび該トレンチ内
に配置されたポリシリコンプラグを含み、前記ポリシリ
コンプラグは、前記トレンチキャパシタの第１の電極を
形成し、そして、 前記トレンチの境界を成す前記シリコン層の部分を備え
る前記トレンチキャパシタの第２の電極をさらに備える
ことを特徴とする半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、さらに、前記シリコン層および前記トレンチキャパ
シタの上に形成される誘電体膜を備え、該誘電体膜は、
前記第１の電極と接触できるようにする第１の接触開
口、および、前記シリコン層と接触できるようにする第
２の接触開口を含むことを特徴とする半導体装置。 - 【請求項１３】 （ａ）半導体ベース基板上に形成され
る絶縁層上に形成されるシリコン層を含むＳＯＩ基板を
提供するステップ、 （ｂ）前記シリコン層および前記絶縁層を通って延び、
且つ、前記半導体ベース基板の中にまで延びるトレンチ
構造を形成するステップ、 （ｃ）前記トレンチ構造の側壁および底面に酸化物ライ
ナーを形成するステップ、 （ｄ）前記トレンチ構造に半導体物質を充填してトレン
チキャパシタを形成するステップ、および、 （ｅ）前記絶縁層を通って延び、前記トレンチキャパシ
タから側方へ間隔をおいた接触構造であって、前記半導
体ベース基板によって前記トレンチキャパシタと電気的
に結合する前記接触構造を形成するステップを備えるこ
とを特徴とする半導体装置を形成する方法。 - 【請求項１４】 請求項１３に記載の方法において、 前記ステップ（ｅ）は、前記シリコン層および前記絶縁
層を通って延び且つ前記半導体ベース基板の中にまで延
びるさらなるトレンチ構造を形成するステップ、およ
び、前記さらなるトレンチ構造にさらなる半導体物質を
充填するステップを含み、前記さらなる半導体物質が前
記半導体ベース基板によって前記トレンチキャパシタと
電気的に結合されていることを特徴とする半導体装置を
形成する方法。 - 【請求項１５】 請求項１４に記載の方法において、さ
らに、 （ｆ）前記半導体物質および前記さらなる半導体物質の
それぞれへの電気的接触を提供するステップを含むこと
を特徴とする半導体装置を形成する方法。 - 【請求項１６】 請求項１３に記載の方法において、前
記半導体物質は、それによって前記トレンチキャパシタ
の第１の電極を形成し、且つ、前記トレンチキャパシタ
の第２の電極は、前記トレンチ構造の境界を成す前記半
導体ベース基板の部分を備えることを特徴とする半導体
装置を形成する方法。 - 【請求項１７】 請求項１３に記載の方法において、さ
らに、 （ｆ）前記トレンチキャパシタ、前記接触構造および前
記シリコン層の最上面の上に誘電体膜を形成するステッ
プ、および、 （ｇ）前記誘電体膜を通る第１の接触開口を形成して前
記半導体物質を露出させ、前記誘電体膜を通る第２の接
触開口を形成して前記接触構造を露出させるステップを
含むことを特徴とする半導体装置を形成する方法。 - 【請求項１８】 （ａ）半導体ベース基板上に形成され
る絶縁層上に形成されるシリコン層を含むＳＯＩ基板を
設けるステップ、 （ｂ）前記シリコン層および前記絶縁層を通って延び、
前記半導体ベース基板の中にまで延びるトレンチ構造を
形成するステップ、 （ｃ）前記トレンチ構造の側壁および底面に酸化物ライ
ナーを形成するステップ、 （ｄ）前記トレンチ構造に半導体物質を充填するステッ
プ、および、 （ｅ）前記半導体物質に第１の電気的接触を提供すると
共に、前記シリコン層に第２の電気的接触を提供するス
テップを備えることを特徴とするトレンチキャパシタを
形成する方法。 - 【請求項１９】 （ａ）半導体ベース基板上に形成され
る絶縁層上に形成されるシリコン層を含むＳＯＩ基板を
設けるステップ、 （ｂ）それぞれ前記シリコン層および前記絶縁層を通っ
て延び、前記半導体ベース基板の中にまで延びる２つの
トレンチ構造を形成するステップ、 （ｃ）前記２つのトレンチ構造の一方の側壁および底面
に酸化物ライナーを形成するステップ、および、 （ｄ）前記２つのトレンチ構造のそれぞれに半導体物質
を充填するステップを備えることを特徴とする半導体装
置を形成する方法。 - 【請求項２０】 請求項１９に記載の方法において、前
記ステップ（ｄ）は、それによって前記２つのトレンチ
構造の前記一方の中にトレンチキャパシタの第１の電極
を形成するステップを含み、前記２つのトレンチ構造の
前記一方の境界を成す前記半導体ベース基板の部分が前
記トレンチキャパシタの第２の電極を形成することを特
徴とする半導体装置を形成する方法。 - 【請求項２１】 請求項１９に記載の方法において、さ
らに、 ステップ（ｃ）の前に、前記２つのトレンチ構造の前記
他方の側壁および底面に酸化防止膜を形成するステッ
プ、および、 前記ステップ（ｃ）の後に、前記酸化防止膜を除去する
ステップを備えることを特徴とする半導体装置を形成す
る方法。 - 【請求項２２】 請求項２０に記載の方法において、前
記ステップ（ｄ）は、それによって前記２つのトレンチ
構造の前記他方に接触構造を形成するステップを含み、
前記接触構造は前記第２の電極と電気的に結合している
ことを特徴とする半導体装置を形成する方法。 - 【請求項２３】 請求項１９に記載の方法において、さ
らに、 前記ステップ（ｃ）の前に、 （ｉ）酸化防止膜を前記シリコン層の最上面の上および
前記２つのトレンチ構造のそれぞれの側壁および底面の
上に形成するステップ、および、 （ii）前記酸化防止膜を前記２つのトレンチ構造の前記
一方から除去し、それによって前記酸化防止膜の残りの
部分を形成するステップを備え、 前記ステップ（ｃ）の後に、前記酸化防止膜の前記残り
の部分を除去するステップを備えることを特徴とする半
導体装置を形成する方法。 - 【請求項２４】 請求項２３に記載の方法において、前
記ステップ（ｉ）は、窒化シリコン膜、窒化チタン膜、
窒化タングステン膜および窒化タンタル膜のいずれかを
形成するステップを備えることを特徴とする半導体装置
を形成する方法。 - 【請求項２５】 請求項１９に記載の方法において、前
記ステップ（ｄ）は、前記２つのトレンチ構造のそれぞ
れにポリシリコンを充填するステップを備えることを特
徴とする半導体装置を形成する方法。 - 【請求項２６】 請求項１９に記載の方法において、前
記ステップ（ｄ）は、前記半導体物質を前記２つのトレ
ンチ構造のそれぞれの内部および前記シリコン層の最上
面に堆積させ、次に、化学的−機械的研磨法によって研
磨し、それにより前記半導体膜を前記最上面によって形
成される面上から除去するのを備え、前記半導体物質が
前記２つのトレンチ構造のそれぞれの内部に残されるこ
とを特徴とする半導体装置を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/557536 | 2000-04-25 | ||
| US09/557,536 US6387772B1 (en) | 2000-04-25 | 2000-04-25 | Method for forming trench capacitors in SOI substrates |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009164A true JP2002009164A (ja) | 2002-01-11 |
Family
ID=24225824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116899A Pending JP2002009164A (ja) | 2000-04-25 | 2001-04-16 | Ｓｏｉ基板におけるトレンチキャパシタおよびその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6387772B1 (ja) |
| JP (1) | JP2002009164A (ja) |
| KR (1) | KR20010098847A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2372631B (en) * | 2001-02-22 | 2005-08-03 | Mitel Semiconductor Ltd | Semiconductor-on-insulator structure |
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| US7626257B2 (en) * | 2006-01-18 | 2009-12-01 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
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| US8723276B2 (en) * | 2008-09-11 | 2014-05-13 | Infineon Technologies Ag | Semiconductor structure with lamella defined by singulation trench |
| US8513723B2 (en) * | 2010-01-19 | 2013-08-20 | International Business Machines Corporation | Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip |
| CN102442634B (zh) * | 2010-10-05 | 2016-04-20 | 英飞凌科技股份有限公司 | 通过形成牺牲结构而提供半导体结构的方法 |
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| US8518732B2 (en) | 2010-12-22 | 2013-08-27 | Infineon Technologies Ag | Method of providing a semiconductor structure with forming a sacrificial structure |
| JP2013058676A (ja) * | 2011-09-09 | 2013-03-28 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| US10446644B2 (en) | 2015-06-22 | 2019-10-15 | Globalfoundries Inc. | Device structures for a silicon-on-insulator substrate with a high-resistance handle wafer |
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| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
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| US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| US5805494A (en) * | 1997-04-30 | 1998-09-08 | International Business Machines Corporation | Trench capacitor structures |
| US6265741B1 (en) * | 1998-04-06 | 2001-07-24 | Siemens Aktiengesellschaft | Trench capacitor with epi buried layer |
-
2000
- 2000-04-25 US US09/557,536 patent/US6387772B1/en not_active Expired - Lifetime
-
2001
- 2001-04-16 JP JP2001116899A patent/JP2002009164A/ja active Pending
- 2001-04-24 KR KR1020010022136A patent/KR20010098847A/ko not_active Application Discontinuation
-
2002
- 2002-02-05 US US10/072,500 patent/US6552381B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010098847A (ko) | 2001-11-08 |
| US6552381B2 (en) | 2003-04-22 |
| US20020094653A1 (en) | 2002-07-18 |
| US6387772B1 (en) | 2002-05-14 |
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