KR0155884B1 - 반도체 장치의 soi 캐패시터와 그 제조방법 - Google Patents
반도체 장치의 soi 캐패시터와 그 제조방법Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000003860 storage Methods 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012212 insulator Substances 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000009933 burial Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
SOI(Silicon on Insulator)를 이용한 캐패시터와 그 제조방법이 포함되어 있다.
본 발명은 소자분리영역의 하부가 노출될 때까지 실리콘기판의 뒷면을 폴리싱하여 형성되는 SOI(Silicon on Insulator)의 하부에, 제1스토리지 전극과 제1플레이트 전극으로 이루어지는 하부 캐패시터를 형성하고, 또한 SOI 상부에 제2스토리지 전극과 제2플레이트 전극으로 이루어지는 상부 캐패시터를 형성하여, 상기 하부 캐패시터의 제1플레이트 전극과 상기 상부 캐패시터의 제2플레이트 전극을 배선으로 연결함으로써, 동일한 실리콘 면적에서 캐패시턴스를 2배로 증대시킬 수 있고,
비트라인을 상부 캐패시터의 제2매몰콘택과 한칸 건너 위치하는 제2매몰콘택 사이에 형성함으로써, 매몰콘택과 비트라인 사이 간격의 공정마진을 키울 수 있다.
Description
제1도는 본 발명의 SOI 하부 캐패시터의 평면도이다.
제2도 내지 제7도는 본 발명의 실시예에 의한 SOI 캐패시터 제조방법을 제1도의 A-A'선 단면에 따라 순차적으로 도시한 단면도이다.
제3도는 본 발명의 SOI 상부 캐패시터의 평면도이다.
제9도는 제8도의 B-B'선 절단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 소자 분리영역
4a : 제1활성영역 4b : 제2활성영역
5 : 제1절연막 7 : 제1매몰콘택
9 : 제1스토리지 패턴 11 : 제1플레이트 패턴
13 : 패시베이션막 15 : 트랜지스터
17 : 제2절연막 19 : 비트라인 패턴
21 : 제3절연막 23 : 제2매몰콘택
25 : 제2스토리지 패턴 27 : 제2플레이트 패턴
본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 SOI(Silicon on Insulator)를 이용한 캐패시터와 그 제조방법에 관한 것이다.
근래, 반도체 소자의 고집적화에 따라, 특히 다이내믹램(Dynamic RAM)의 고집적화에 따라, 기가(GIGA) 급에 대비하여 트랜지스터 동작속도의 향상과 소자분리의 단순화를 위해 SOI 기술에 대한 많은 연구가 이루어지고 있고, 또한 이를 이용한 캐패시터에 대한 연구도 진행되고 있다.
그러나 종래의 SOI 캐패시터는, SOI의 하부에만 캐패시터를 형성하는 구조로 되어 있으므로 캐패시터에 의한 단차를 해결할 수 있는 반면, 캐패시터의 용량증대 측면에서 볼 때는 동일한 면적에 높이만을 높여야 하는 방법이외에는 다른 방법이 없다.
또한 현재 디램소자의 제조공정에서 가장 공정마진(Process Margin)이 작은 부분은 매몰콘택(Buried Contact)과 매몰콘택사이에 위치하는 매몰콘택과 비트라인(Bit Line)간의 소자분리 영역이다.
현재 1기가급 디램소자에서, 비트라인의 CD(Critical Dimension)가 포토(Photo) 공정의 한계점인 0.2um에 접해있고, 매몰콘택의 크기도 0.2um정도에서 한계에 부딪쳐 더 이상 작게할 수 없는 실정이며, 또한 메몰콘택과 비트라인 사이 간격의 설계룰(Design Rule)이 300Å 내지 500Å정도로 작아서 패턴을 형성할 수 없을 정도로 마진(Margin)이 없다.
따라서 본 발명의 목적은, SOI의 장점을 이용하여 SOI의 상부에 상부 캐패시터를 형성하고 또한 SOI 하부에 하부 캐패시터를 형성함으로써 동일한 면적에서 캐패시턱스를 2배로 증대시킬 수 있고,
매몰콘택과 비트라인 사이간격의 공정마진을 해결할 수 있는 반도체 장치의 SOI 캐패시터와 이의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 SOI 캐패시터는,
실리콘기판상에 형성되는 제1활성영역의 소정의 위치에 연결되도록 제1절연막에 형성된 2개의 제1매몰콘택을 통해, 각각 상기 제1활성영역의 실리콘기판과 접속되고 상기 제1절연막 상부에 형성된 2개의 제1스토리지(Storage) 전극과, 상기 2개의 제1스토리지 전극의 측벽부 및 상부를 덥고 형성된 제1플레이트(Plate) 전극으로 이루어지는 하부 캐패시터;
상기 실리콘기판 뒷면의 소자분리영역 하부가 노출되어 형성되는 SOI(Silicon on Insulator) 구조의 상부에,
상기 실리콘기판상에 형성되고 서로 이웃해 있는 2개의 제2활성영역의 소정의 위치에 연결되도록 제2절연막 및 제3절연막에 형성된 4개의 제2매몰콘택을 통해, 각각 상기 제2활성영역의 실리콘 기판과 접속되고 상기 제3절연막 상부에 형성된 4개의 제2스토리지 전극과, 상기 4개의 제2스토리지 전극의 측벽부 및 상부를 덥고 형성된 제2플레이트 전극으로 이루어지는 상부 캐패시터;
상기 제1플레이트 전극과 상기 제2 플레이트 전극을 연결하기 위해 접속된 배선층으로 이루어지는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명의 SOI 캐패시터의 제조방법은,
실리콘기판에 소자분리방법으로 소자분리영역을 형성하고 제1활성영역 및 제2활성영역을 오픈시키는 단계;
상기 결과물의 전면에 제1절연막을 적층하는 단계;
상기 제1활성영역의 소정의 위치에 상기 제1절연막을 오픈시켜 제1매몰콘택을 형성하는 단계;
상기 결과믈의 전면에 제1도전막을 적층한 후, 사진 및 식각공정에 의해 상기 제1매몰콘택을 채우는 제1스토리지 패턴을 형성하는 단계;
상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제2도전막을 적층한 후, 사진 및 식각공정에 의해 제1플레이트 패턴을 형성하는 단계;
상기 결과물의 전면에 통상의 패시베이션막(Passivation Layer)을 두껍게 형성하여 평탄화시키는 단계;
상기 실리콘기판의 뒷면을 상기 소자분리영역의 하부가 노출될 때까지 폴리싱(Polishing)하여 SOI 구조를 형성하는 단계;
상기 소자분리영역의 하부가 노출된 상기 실리콘기판의 뒷면에 트랜지스터를 형성하는 단계;
상기 결과물의 전면에 제2절연막을 형성하는 단계;
상기 제2절연막의 상부에 비트라인 패턴을 형성하는 단계;
상기 결과물의 전면에 제3절연막을 형성하는 단계;
상기 제2활성영역의 소정의 위치에 상기 제2절연막 및 상기 제3절연막을 오픈시켜 제2매몰콘택을 형성하는 단계;
상기 결과물의 전면에 제3도전층을 적층한 후, 사진 및 식각공정에 의해 상기 제2매몰콘택을 채우는 제2스토리지 패턴을 형성하는 단계;
상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제4도전층을 적층한 후, 사진 및 식각공정에 의해 제2플레이트 패턴을 형성하는 단계;
상기 결과물의 전면에 제4절연막을 형성하는 단계;
상기 제1플레이트 패턴과 상기 제2플레이트 패턴을 연결하기 위한 콘택을 형성한 후, 금속 배선층을 연결하는 단계를 순차적으로 행하는 것을 특징으로 한다.
따라서, 본 발명은 SOI의 하부에 제1스토리지 전극과 제1플레이트 전극으로 이루어지는 하부 캐패시터를 형성하고, 또한 SOI 상부에 제2스토리지 전극과 제2플레이트 전극으로 이루어지는 상부 캐패시터를 형성하여 이들을 연결함으로써, 동일한 실리콘 면적에서 캐패시턴스를 2배로 증대시킬 수 있고,
비트라인을 상부 캐패시터의 제2매몰콘택과 한칸 건너 위치하는 제2매몰콘택 사이에 형성함으로써, 매몰콘택과 비트라인 사이 간격의 공정마진을 키울 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다.
제1도는 본 발명의 SOI 하부 캐패시터의 평면도이고, 제8도는 본 발명의 SOI 상부 캐패시터의 평면도이다.
제2도 내지 제7도는 본 발명의 실시예에 의한 SOI 캐패시터 제조방법을 나타내는 도면으로서, 제1도의 A-A'선 단면에 따라 순차적으로 도시한 단면도이고, 제9도는 제8도의 B-B'선의 절단면도이다. 제2도는 소자분리에 의해 활성영역을 형성하는 단계를 나타낸 것으로서,
실리콘기판(1)에 통상의 소자분리방법, 예컨데 LOCOS 소자분리방법 및 트랜치 소자분리방법중 하나의 방법으로 소자분리영역(3)을 형성하고 제1활성영역(4a) 및 제2활성영역(4b)을 오픈시킨다. 이때 디램(DRAM)의 셀 어레이 영역에 상기 제1도와 같은 제1활성영역(4a) 및 제2활성영역(4b)이 어레이구조로 반복 형성된다.
제3도는 SOI 하부 캐패시터를 형성하는 단계를 나타낸 것으로서,
먼저 상기 결과물의 전면에 제1절연막(5), 예컨데 고온산화막(HTO)을 약 1000Å 내지 2000Å의 두께로 적층하고, 상기 제1활성영역(4a) 상부에 위치하는 상기 제1절연막(5)의 소정의 부분을 사진공정 및 식각공정에 의해 식각하여, 각각의 제1활성영역(4a)에 2개씩의 제1메몰콘택(Buried Contact)(7)을 형성한다.
이후에 상기 결과물의 전면에 제1도전막, 예컨데 도우핑(Doping)이 된 폴리실리콘을 약 5000Å의 두께로 상기 제1매몰콘택(7)을 채우면서 적층하고, 사진공정 및 식각공정에 의해 상기 폴리실리콘을 식각하여 제1스토리지 패턴(9)을 형성하고,
상기 결과물의 전면에 유전막을 형성하고이의 전면에 제2도전막, 예컨데 도우핑이 된 폴리실리콘을 약 1000Å의 두께로 적층한 후, 사진공정 및 식각공정에 의해 상기 폴리실리콘을 식각하여 제1플레이트 패턴(11)을 형성한다.
제4도는 패시베이션을 형성하는 단계를 나타낸 것으로서, 상기 결과물의 전면에 SOG(Spin on Glass) , PETEOS(Plasma Enhanced Tetraethy Orthosilicate) 중의하나를 사용하여 패시베이션막(13)을 약 5000Å 내지 7000Å 정도의 두께로 형성하여 평탄화시킨다.
제5도는 SOI를 형성하는 단계를 나타낸 것으로서,
상기 결과물을 뒤집어서 상기 실리콘기판(1)의 뒷면을 상기 소자분리영역(3)의 하부가 노출될때까지 폴리하여 SOI(Silicon on Insulator)을 형성한다.
제6도는 SOI 상부에 트랜지스터를 형성하는 단계로서, 상기 소자분리영역(3)의 하부가 노출된 상기 실리콘기판(1)의 뒷면, 즉 SOI의 상부에 통상의 방법을 사용하여 소오스영역, 드레인영역, 및 게이트 패턴을 갖는 트랜지스터(15)를 형성한다.
제7도 및 제9도는 SOI 상부에 비트라인과 상부 캐패시터 형성단계 및 상부와 하부의 캐패시터를 연결시키는 단계를 나타낸 것으로서,
제7도에서 도시된 제2스토리지 패턴(25)과 제2플레이트 패턴(27)으로 이루어지는 상부 캐패시터와 비트라인 패턴(19)은, 제8도의 B-B'선의 절단면(제9도)에서만 보이지만 이해측면에서 제7도에 포함하여 도시하였다.
상기 결과물의 전면에 제2절연막(17), 예컨데 USG(Undoped Silicate Glass)를 약 2000Å 내지 3000Å의 두께로 형성하고, 상기 제2절연막(17)의 상부에 통상의 방법으로 비트라인 패턴(19)을 형성한 후 상기 결과물의 전면에 제3절연막(21)을 형성한다.
이때 상기 비트라인(19)을 제2매몰콘택(23)나 한칸 건너 위치하는 제2매몰콘택(도시되지 않았음) 사이에 형성함으로써 매몰콘택과 비트라인 사이간격의 공정마진을 키울 수 있다.
이후에 상기 제2활성영역(4b) 상부에 위치하는 상기 제2 절연막(17) 및 상기 제3절연막(21)의 소정의 부분을 식각하여, 각각의 제2활성영역(4b)에 2개씩의 제2매몰콘택(23)을 형성하고, 상기 결과물의 전면에 제3도전막, 예컨데 도우핑이 된 폴리실리콘을 약 5000Å의 두께로 상기 제2매몰콘택(23)을 채우면서 적층한 후, 사진공정 및 식각공정에 의해 상기 폴리실리콘을 식각하여 제2스토리지 패턴(25)을 형성한다.
상기 결과물에 전면에 유전막을 형성하고 이의 전면에 제4도전막, 예컨데 도우핑이 된 폴리실리콘을 약 1000Å의 두께로 적층한 후, 사진공정 및 식각공정에 의해 상기 폴리실리콘을 식각하여 제1플레이트 패턴(27)을 형성한다.
이후에 상기 결과물의 전면에 제4절연막(29)을 형성하고, SOI 하부 캐패시터의 상기제1플레이트 패턴(11)과 SOI 상부 캐패시터의 상기 제2플레이트 패턴(27)을 연결하기 위한 콘택(도시하지 않았음)을 형성한 후 배선층, 즉 메탈로 연결함으로써 본 발명에 의한 SOI 캐패시터를 형성한다.
따라서 상술한 본 발명의 SOI 캐패시터와 이의 제조방법에 의하면,
실리콘기판의 뒷면을 소자분리영역의 하부가 노출될 때까지 폴리싱하여 형성되는 SOI(Silicon on Insulator)의 하부에, 제1스토리지 전극과 제1플레이트 전극으로 이루어지는 하부 캐패시터를 형성하고, 또한 SOI 상부에 제2스토리지 전극과 제2플레이트 전극으로 이루어지는상부 캐패시터를 형성하여,
상기 하부 캐패시터의 제1플레이트 전극과 상기 상부 캐패시터의 제2플레이트 전극을 배선으로 연결함으로써, 동일한 실리콘 면적에서 캐패시턴스를 2배로 증대시킬 수 있고,
비트라인을 상부 캐패시터의 제2매몰콘택과 한칸 건너 위치하는 제2매몰콘택 사이에 형성함으로써, 매몰콘택과 비트라인 사이간격의 공정마진을 키울 수 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.
Claims (14)
- 반도체장치의 SOI 캐패시터에 있어서, 실리콘기판상에 형성되는 제1활성영역의 소정의 위치에 연결되도록 제1절연막에 형성된 2개의 제1매몰콘택을 통해, 각각 상기 제1활성영역의 실리콘기판과 접속되고 상기 제1절연막 상부에 형성된 2개의 제1스토리지(Storage) 전극과, 상기 2개의 제1스토리지 전극의측벽부 및 상부를 덥고 형성된 제1플레이트(plate)전극으로 이루어지는 하부 캐패시터; 상기 실리콘기판 뒷면의 소자분리 영역 하부가 노출되어 형성되는 SOI(Silicon on Insulator) 구조의 상부에, 상기 실리콘기판상에 형성되고 서로 이웃해 잇는 2개의 제2활성영역의 소정의 위치에 연결되도록 제2절연막 및 제3절연막에 형성된 4개의 제2매몰콘택을 통해, 각각 상기 제2활성영역의 실리콘기판과 접속되고 상기 제3절연막 상부에 형성된 4개의 제2스토리지 전극과, 상기 4개의 제2스토리지 전극의 측벽부 및 상부를 덥고 형성된 제2플레이트 전극으로 이루어지는 상부 캐패시터; 상기 제1플레이트 전극과 상기 제2플레이트 전극을 연결하기 위해 접속된 배선층으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터.
- 반도체장치의 SOI 캐패시터 제조방법에 있어서, 실리콘기판에 소자분리방법으로 소자분리영역을 형성하고 제1활성영역 및 제2활성영역을 오픈시키는 단계; 상기 결과물의 전면에 제1 절연막을 적층하는 단게; 상기 제1활성영역의 소정의 위치에 상기 제1절연막을 오픈시켜 제1매몰콘택을 형성하는 단계; 상기 결과물의 전면에 제1도전막을 적층한 후, 사진 및 식각공정에 의해 상기 제1매몰콘택을 채우는 제1스토리지 패턴을 형성하는 단계; 상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제2도전막을 적층한 후, 사진 및 식각공정에 의해 제1플레이트패턴을 형성하는 단계; 상기결과물의 전면에 통상의 패시베이션막(Passivation Layer)을 두껍게 형성하여 평탄화시키는 단계; 상기 실리콘기판의 뒷면을 상기 소자분리영역의 하부가 노출될 때까지 폴리싱(Polishing)하여 SOI 구조를 형성하는 단계; 상기 소자분리영역의 하부가 노출된 상기 실리콘기판의 뒷면에 트랜지스터를 형성하는 단계; 상기 결과물의 전면에 제2절연막을 형성하는 단계; 상기 제2절연막의 상부에 비트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제3 절연막을 형성하는 단계; 상기 제2활성영역의 소정의 위치에 상기 제2절연막 및 상기 제3절연막을 오픈시켜 제2매몰콘택을 형성하는 단계; 상기 결과물의 전면에 제3도전층을 적층한 후, 사진 및 식각공정에 의해 상기 제2매몰콘택을 채우는 제2스토리지 패턴을 형성하는 단계; 상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제4도전층을 적층한 후, 사진 및 식각공정에 의해 제2플레이트 패턴을 형성하는 단계; 상기 결과물의 전면에 제4절연막을 형성하는 단계; 상기 제1플레이트 패턴과 상기 제2플레이트 패턴을 연결하기 위한 콘택을 형성한 후, 금속 배선층을 연결하는 단계를 순차적으로행하는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1절연막이 고온산화막(HTO)인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1절연막이 약 1000Å 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1도전막 및 제2도전막이 도우핑(Doping) 된 다결정실리콘인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1도전막이 약 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제2도전막이 약 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 패시베이션막이 SOG(Spin on Glass) 또는 PETEOS(Plasma Enhanced Tetraethyl Orthosilicate) 인 것을 특징으로 하는 반도체장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 패시베이션막이 약 5000Å 내지 7000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제2절연막이 USG(Undoped Silicate Glass)인 것을 특지응로하는 반도체장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제2절연막이 약 2000Å 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제3도전막 및 제4도전막이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제3도전막이 약 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 SOI 캐패시터 제조방법.
- 제2항에 있어서, 상기 제4도전막이 약 1000Å의 두께로 형성되는 것을 특징으로하는 반도체장치의 SOI 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030683A KR0155884B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 장치의 soi 캐패시터와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030683A KR0155884B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 장치의 soi 캐패시터와 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970018532A KR970018532A (ko) | 1997-04-30 |
| KR0155884B1 true KR0155884B1 (ko) | 1998-10-15 |
Family
ID=19427201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030683A KR0155884B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 장치의 soi 캐패시터와 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155884B1 (ko) |
-
1995
- 1995-09-19 KR KR1019950030683A patent/KR0155884B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018532A (ko) | 1997-04-30 |
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