KR970018532A - 반도체장치의 soi 캐패시터와 그 제조방법 - Google Patents
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Abstract
SOI(Silicon on Insulator)를 이용한 캐패시터와 그 제조방법이 포함되어 있다. 본 발명은 소자분리영역의 하부가 노출될 때까지 실리콘 기판의 뒷면을 폴리싱하여 형성되는 SOI(Silicon on Insulator)의 하부에, 제1스토리지 전극과 제1플레이트 전극으로 이루어지는 하부 캐패시터를 형성하고, 또한 SOI 상부에 제2스토리지 전극과 제2플레이트 전극으로 이루어지는 상부 캐패시터를 형성하여, 상기 하부 캐패시터의 제1플레이트 전극과 상기 상부 캐패시터의 제2플레이트 전극을 배선으로 연결함으로써, 동일한 실리콘 면적에서 캐패시턴스를 2배로 증대시킬 수 있고, 비트라인을 상부 캐패시터의 제2매몰콘택과 한칸 건너 위치하는 제2매몰콘택 사이에 형성함으로써, 매몰콘택과 비트라인 사이간격의 공정마진을 키울 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 SOI 하부 캐패시터의 평면도이다.
재2도 내지 제7도는 본 발명의 실시예에 의한 SOI 캐페시터 제조방법을 제1도의 A-A′선 단면에 따라 순차적으로 도시한 단면도이다.
Claims (14)
- 반도체 장치의 SOI 캐패시터에 있어서, 실리콘기판상에 형성되는 제1활성영역의 소정의 위치에 연결되도록 제1절연막에 형성된 2개의 제1매몰콘택을 통해, 각각 상기 제1활성영역의 실리콘기판과 접속되고 상기 제1절연막 상부에 형성된 2개의 제1스토리지(Storage) 전극과, 상기 2개의 제1스토리지 전극의 측벽부 및 상부를 덮고 형성된 제1플레이트(Plate) 전극으로 이루어지는 하부 캐패시터; 상기 실리콘기판 뒷면의 소자분리영역 하부가 노출되어 형성되는 SOI(Silicon on Isulation) 구조의 상부에, 상기 실리콘기판상에 형성되고 서로 이웃해 있는 2개의 제2활성영역의 소정의 위치에 연결되도록 제2절연막 및 제3절연막에 형성된 4개의 제2매몰콘택을 통해, 각각 상기 제2활성영역의 실리콘기판과, 접속되고 상기 제3절연막 상부에 형성된 4개의 제2매몰콘택을 통해, 각각 상기 제2활성영역의 실리콘기판과, 접속되고 상기 제3절연막 상부에 형성된 4개의 제2스토리지 전극과, 상기 4개의 제2스토리지 전극의 측벽부 및 상부를 덮고 형성된 제2플레이트 전극으로 이루어지는 상부 캐패시터; 상기 제1플레이트 전극과 상기 제2플레이트 전극을 연결하기 위해 접속된 배선층으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터.
- 반도체 장치의 SOI 캐패시터 제조방법에 있어서, 실리콘기판에 소자분리방법으로 소자분리영역을 형성하고 제1활성영역 및 제2활성영역을 오픈시키는 단계; 상기 결과물의 전면에 제1절연막을 적층하는 단계; 상기 제1활성영역의 소정의 위치에 상기 제1절연막을 오프시켜 제1매몰콘택을 형성하는 단계; 상기 결과물의 전면에 제1도전막을 적층한 후, 사진 및 식각공정에 의해 상기 제1매몰콘택을 채우는 제1스토리지 패턴을 형성하는 단계; 상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제2도전막을 적층한 후, 사진, 및 식각공정에 의해 제1플레이트 패턴을 형성하는 단계; 상기 결과물의 전면에 통상의 패시베이션막(Passivation Layer)을 두껍게 형성하여 평탄화시키는 단계; 상기 실리콘기판의 뒷면을 상기 소자분리영역의 하부가 노출될 때까지 폴리싱(Polishong)하여 SOI 구조를 형성하는 단계; 상기 소자분리영역의 하부가 노출된 상기 실리콘기판의 뒷면에 트랜지스터를 형성하는 단계; 상기 결과물의 전면에 제2절연막을 형성하는 단계; 상기 제2절연막의 상부에 비트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제3절연막을 t형성하는 단계; 상기 제2활성영역의 소정의 위치에 상기 제2절연막 및 상기 제3절연막을 오픈시켜 제2매몰콘택을 형성하는 단계; 상기 결과물의 전면에 제3도전층을 적층한 후, 사진 밍 식각공정에 의해 상기 제2매몰콘택을 채우는 제2스토리지 패턴을 형성하는 단계; 상기 결과물의 전면에 유전막을 형성하고 이의 전면에 제4도전층을 적층한 후, 사진 및 식각공정에 의해 제2플레이트 패턴을 형성하는 단계; 상기 결과물의 전면에 제4절연막을 형성하는 단계; 상기 제1플레이트 패턴과 상기 제2플레이트 패턴을 연결하기 위한 콘택을 형성한 후, 금속 배선층을 연결하는 단계를 순차적으로 행하는것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제1절연막이 고온산화막(HTO)인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제1절연막이 약 1000Å 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제1도전막 및 제2도전막이 도우핑(Doping)된 다결정실리콘인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제1도전막이 약 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제2도전막이 약 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 패시베이션막이 SOG(Spin on Glass) 또는 PETEOS(Plasma Enhanced Tetraethyl Orthosilicate)인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 패시베이션막이 약 5000Å 내지 7000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제2절연막이 USG(Undoped Silicate Glass)인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제2절연막이 약 2000Å 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제3도전막 및 제4도전막이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제3도전막이 약 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
- 제2항에 있어서, 상기 제2도전막이 약 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 SOI 캐패시터의 제조방법.
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