KR100236721B1 - 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 캐패시터 형성방법에 관한 것으로, 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판에 게이트전극 및 불순물영역을 덮도록 층간절연층 및 식각정지층을 순차적으로 형성한 후, 불순물영역을 노출시키는 접촉구를 형성하는 단계와, 식각정지층의 일부가 노출되고 접촉구를 덮는 제1다결정실리콘층 및 제1절연층을 형성한 단계와, 제1절연층 및 제1다결정실리콘층의 측면에 측벽 형상의 제2다결정실리콘층을 형성하고, 식각정지층 상에 제2다결정실리콘층 및 제1절연층을 덮도록 제2절연층과 제3절연층을 순차적으로 형성한 단계와, 제2절연층 표면이 노출되도록 제3절연층을 식각한 후, 잔류된 제3절연층을 마스크로 제1절연층이 노출되도록 제2절연층을 선택적으로 식각하는 단계와, 제1절연층 및 제3절연층을 동시에 제거한 다음 제2절연층을 제거하는 단계를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 트랜지스터의 소오스나 드레인전극에 연결되는 캐패시터의 스토리지전극의 하부구조인 제1다결정실리콘층과 원통형으로 형성된 제2다결정실리콘층의 상부구조를 형성함에 있어서, 원통형 상부구조를 만들기 위한 제1절연층 제거 시, 제1다결정실리콘층 및 제2다결정실리콘층 간의 접촉강도를 증가시킬 수 있어 제조공정의 신뢰성을 개선시키는 잇점이 있다.

Description

캐패시터 형성방법
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 메모리 셀에 있어서 트랜지스터의 소오스나 드레인전극에 연결되는 적층구조의 캐패시터 형성 시, 스토리지전극을 이루기 위해 적층된 각각의 다결정실리콘층 간의 접촉강도를 증가시키기에 적당한 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 축전전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 축전전극의 표면적을 개선하는 연구가 진행된다.
그리고 상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 가질 수 있으므로 유리하다.
이러한 적층 구조 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
미국특허 제5,219,780호에 개시된 2중 적층구조를 예로 하여 종래의 캐패시터 형성방법을 설명하겠다.
제1(a)도 내지 제1(f)도는 종래기술에 따른 적층구조의 캐패시터 형성을 위한 제조공정도이다.
제1(a)도를 참조하면, 반도체기판(100) 상에 소자의 활성영역과 필드영역을 한정하는 필드산화층(102)을 형성한다.
그리고 반도체기판(100)의 소자영역 상에 게이트산화층(104)을 개재시키어 게이트전극(108)을 형성하고, 게이트전극(108) 양측의 활성영역에 소오스/드레인(source/drain)영역으로 이용되는 불순물 확산영역(105, 106)을 형성함으로써 트랜지스터(transistor)를 형성한다.
상기에서 트랜지스터는 게이트전극(108) 상부에 캡산화막(110)이 형성되고, 캡산화막(110) 및 게이트전극(108) 측면에 측벽(112)이 형성된다.
상술한 구조의 전표면에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법으로 산화실리콘을 충분한 두께로 증착하여 층간절연층(114)을 형성 한 후, 열처리 또는 화학-기계적 연마(Chemical-Mechanical Polishing)방법을 적용하여 층간절연층(114)의 표면을 평탄화한다.
이어서, 층간절연층(114)에 CVD방법으로 질화실리콘을 증착하여 식각정지층(115)을 형성한다.
제1(b)도를 참조하면, 불순물영역(105)영역이 노출되도록 층간절연층(114) 및 식각정지층(115)을 선택식각하여 접속구(116)를 형성한다. 이 때, 접속구(116)은 트랜지스터의 소오스 또는 드레인전극을 노출시키기 위한 것이다.
다음에, 접속구(116)를 덮도록 잔류된 식각정지층(115)에 제1다결정실리콘층(118)을 형성한다.
이어서, 제1다결정실리콘층(118)에 산화실리콘 등을 증착한 후, 접속구(116)과 대응되는 부위를 덮도록 패터닝하여 제1절연층(120)을 형성한다.
제1(c)도를 참조하면, 노출된 제1다결정실리콘층(118)에 제1절연층(120)을 덮도록 제2다결정실리콘층(122) 및 제2절연층(124)을 순차적으로 형성한다.
제1(d)도를 참조하면, 제2절연층(124)을 에치백하여 제2다결정실리콘층(122)의 측면에 잔류되도록 한 후, 노출된 제2다결정실리콘층(122)을 다시 에치백하여 식각정지층(115)이 노출되도록 한다.
제1(e)도를 참조하면, 잔류된 제2절연층(124) 및 제1절연층(120)을 습식식각 방법으로 제거한 후, 잔류된 제1다결정실리콘층(118) 및 제2다결정실리콘층(122)을 마스크로 식각정지층(115)을 제거하여 적층구조인 스토리지전극(130)을 형성한다.
이 후, 도면에 도시되지 않았지만, 스토리지전극에 유전체층 및 플레이트전극을 형성하여 캐패시터 형성공정을 완료한다.
그러나, 종래의 캐패시터 형성방법에서는 제1 및 제2절연층을 습식식각방법으로 제거 시, 기계적인 강도를 유지하기 어려워 제2다결정실리콘층이 제1다결정실리콘층으로 부터 부분적으로 떨어져 나가는 문제점이 발생된다.
본 발명의 목적은 스토리지전극을 이루기 위해 적층된 각각의 다결정실리콘층간의 접촉강도를 증가시키는 캐패시터 형성방법을 제공하려는 것이다.
따라서, 본 발명의 캐패시터 형성방법은 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판에 게이트전극 및 불순물영역을 덮도록 층간절연층 및 식각정지층을 순차적으로 형성한 후, 불순물영역을 노출시키는 접촉구를 형성하는 단계와, 식각정지층의 일부가 노출되고 접촉구를 덮는 제1다결정실리콘층 및 제1절연층을 형성한 단계와, 제1절연층 및 제1다결정실리콘층의 측면에 측벽 형상의 제2다결정실리콘층을 형성하고, 식각정지층 상에 제2다결정실리콘층 및 제1절연층을 덮도록 제2절연층과 제3절연층을 순차적으로 형성한 단계와, 제2절연층 표면이 노출되도록 제3절연층을 식각한 후, 잔류된 제3절연층을 마스크로 제1절연층이 노출되도록 제2절연층을 선택적으로 식각하는 단계와, 제1절연층 및 제3절연층을 동시에 제거한 다음 제2절연층을 제거하는 단계를 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
제1(a)도 내지 제1(e)도는 종래기술에 따른 적층구조의 캐패시터 형성을 위한 제조공정도이고,
제2(a)도 내지 제2(f)도는 본 발명에 따른 적층구조의 캐패시터 형성을 위한 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200 : 반도체기판 102, 202 : 필드산화막
104, 204 : 게이트산화막 105, 106, 205, 206 : 불순물영역
108, 208 : 게이트전극 110, 210 : 캡산화막
112, 212 : 측벽 114, 214 : 층간절연층
115, 215 : 식각정지층 116, 216 : 접촉구
130, 230 : 스토리지전극 124, 220, 224, 226 : 절연층
118, 122, 222 : 다결정실리콘층
제2(a)도 내지 제2(e)도는 본 발명에 따른 적층구조의 캐패시터 형성을 위한 제조공정도이다.
제2(a)도를 참조하면, 반도체기판(100) 상에 소자의 활성영역과 필드영역을 한정하는 필드산화층(202)을 형성한다.
그리고 반도체기판(200)의 소자영역 상에 게이트산화층(202)을 개재시키어 게이트전극(208)을 형성하고, 게이트전극(208) 양측의 활성영역에 소오스/드레인영역으로 이용되는 불순물 확산영역(205, 206)을 형성함으로써 트랜지스터(transistor)를 형성한다.
상기에서 트랜지스터는 게이트전극(208) 상부에 캡산화막(210)이 형성되고, 캡 산화막(210) 및 게이트전극(208) 측면에 측벽(212)이 형성된다.
상술한 구조의 전표면에 CVD 방법으로 산화실리콘을 충분한 두께로 증착하여 층간절연층(214)을 형성한다. 이 후, 열처리 또는 화학적-기계적연마 방법으로 층간절연층(214)의 표면을 평탄화한다.
이이서, 층간절연층(214)에 질화실리콘을 증착하여 식각정지층(215)을 형성한다.
제2(b)도를 참조하면, 불순물영역(205)이 노출되도록 식각정지층(215) 및 층간절연층(214)을 선택식각하여 접속구(216)를 형성한다. 이 때, 접속구(216)은 트랜지스터의 소오스 또는 드레인전극을 노출시키기 위한 것이다.
다음에, 잔류된 식각정지층(215) 상에 접속구(216)를 덮도록 520 ~ 620 ℃ 의 온도범위에서 저압화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition) 방법으로, SiH4, SiH2Cl2등의 가스를 이용하여 다결정실리콘을 증착함으로써, 제1다결정실리콘층(218)을 형성한다.
이 때, 증착되는 제1다결정실리콘층(218)의 두께는 1500Å 이하로 한다.
이어서, 제1다결정실리콘층(218)에 제1절연층(220)을 형성한 후, 접속구(216)를 덮고 식각정지층(215)를 노출시키도록 제1절연층(220) 및 제1다결정실리콘층(218)을 선택적으로 식각한다.
이 때, 제1절연층(220)을 이루는 물질로는 불순물이 도핑된 산화막이나 유동성이 양호한 산화막을 사용한다.
즉, 그 예로, PSG(Phosphour Silicate Glass)등과 같이 불순물이 도핑된 산화막이나 유동성이 양호한 O3-TEOS(TetraEthyl OrthoSilicate) 산화막을 사용하며, 제1절연층(220)의 두께는 3000 ~ 5000Å 정도의 범위 내에서 형성한다.
제2(c)도를 참조하면, 잔류된 제1절연층(220)에 다결정실리콘을 증착한 후, 에치백하여 제1절연층(220) 측면에 측벽형상의 제2다결정실리콘층(222)을 형성한다. 이 때, 증착되는 제2다결정실리콘층(222)의 두께는 보통 1500 Å 이하가 되도록 한다.
이어서, 식각정지층(215)에 잔류된 제1절연층(220) 및 측벽형상의 제2다결정실리콘층(222)을 덮도록 제2절연층(224) 및 제3절연층(226)을 순차적으로 형성한다.
이 때, 제2절연층(224)은 점도가 높은 감광막(photoresist) 등의 폴리머(polymer)를 증착하여 형성하고, 제1절연층(220) 및 제3절연층(226)은 제2절연층(224)에 대하여 식각선택성을 갖는 불순물이 도핑된 산화막이나 유동성이 양호한 산화막을 사용한다.
예로, 제3절연층(226)을 이루는 물질로는 B(boron) 또는 P(phosphor)이 5 ~ 30 비중% 포함된 산화막이나 필드산화막과 같은 SOG(Silicon On Glass) 등을 이용한다.
다음에, 제3절연층(226)을 이방성 건식식각방법 또는 화학-기계적 연마방법으로 에치백하여 제2절연층(224) 표면을 부분적으로 노출시킨다.
제2(d)도를 참조하면, 노출된 제2절연층(224)을 제3절연층(226)을 마스크로선택적으로 에치백하여 제1절연층(220)을 노출시킨다.
제2(e)도를 참조하면, 제3절연층(226) 및 제1, 제2다결정실리콘층(218)(222)으로 부터 둘러싸인 제1절연층(220)을 동시에 선택적으로 습식식각 방법으로 제거한다. 제3 및 제1절연층 습식 식각 시, 감광막인 제2절연층(224)는 측벽형상의 제2다결정실리콘층(22)을 지지해주는 역할을 한다.
제2(f)도를 참조하면, 제2절연층(224)을 선택적으로 제거함으로써 측벽형상의 제2다결정실리콘층(222)으로 부터 상부구조와 패드실리콘층인 제1다결정실리콘층(218)으로 되는 하부구조를 갖는 캐패시터의 스토리지전극(230)을 형성한다.
이 후, 도면에 도시되지 않았지만, 스토리지전극에 유전체층 및 플레이트전극을 형성하여 캐패시터 형성공정을 완료한다.
상술한 바와 같이, 본 발명에서는 메모리 셀에 있어서 스위칭 또는 패스 트랜지스터의 소오스나 드레인전극에 연결되는 캐패시터의 스토리지전극의 하부구조인 제1다결정실리콘층과 원통형으로 형성된 제2다결정실리콘층의 상부구조를 형성함에 있어서, 원통형 상부구조를 만들기 위한 제1절연층 제거 시, 제1다결정실리콘층 및 제2다결정실리콘층 간의 접촉강도를 증가시킬 수 있어 제조공정의 신뢰성을 개선시키는 잇점이 있다.

Claims (9)

  1. 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판에 상기 게이트전극 및 상기 불순물영역을 덮도록 층간절연층 및 식각정지층을 순차적으로 형성한 후, 상기 불순물영역을 노출시키는 접촉구를 형성하는 단계와, 상기 식각정지층의 일부가 노출되고 상기 접촉구를 덮는 제1다결정실리콘층 및 제1절연층을 형성한 단계와, 상기 제1절연층 및 상기 제1다결정실리콘층의 측면에 측벽 형상의 제2다결정실리콘층을 형성하고, 상기 식각정지층 상에 상기 제2다결정실리콘층 및 상기 제1절연층을 덮도록 제2절연층과 제3절연층을 순차적으로 형성한 단계와, 상기 제2절연층 표면이 노출되도록 상기 제3절연층을 식각한 후, 상기 잔류된 제3절연층을 마스크로 상기 제1절연층이 노출되도록 상기 제2절연층을 선택적으로 식각하는 단계와, 상기 제1절연층 및 상기 제3절연층을 동시에 제거한 다음 상기 제2절연층을 제거하는 단계를 구비한 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제1절연층 및 상기 제3절연층을 상기 제2절연층에 대하여 식각선택성을 갖는 물질로 형성하는 것이 특징인 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1절연층 및 제3절연층을 불순물이 도핑된 산화층이나 유동성있는 산화층으로 형성한 것이 특징인 캐패시터 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1절연층을 이루는 물질로는 PSG(Phosphour Silicate Glass) 또는 O3-TEOS(TetraEthyl OrthoSilicate)를 사용하는 것을 특징인 캐패시터 형성방법.
  5. 제4항에 있어서, 상기 제1절연층의 두께는 3000 ~ 5000Å 정도의 범위 내에서 형성하는 것이 특징인 캐패시터 형성방법.
  6. 제1항 또는 제2항에 있어서, 상기 제3절연층을 이루는 물질로는 B(boron) 또는 P(phosphor)이 5 ~ 30 비중% 포함된 산화막이나 SOG(Silicon On Glass)를 사용한 것이 특징인 캐패시터 형성방법.
  7. 제1항에 있어서, 상기 제2절연층을 포토레지스트로 형성한 것이 특징인 캐패시터 형성방법.
  8. 제1항에 있어서, 상기 제3절연층을 이방성 건식 식각 또는 화학-기계적연마(Chemical-Mechnical Polishing) 방법으로 에치백하는 것이 특징인 캐패시터 형성방법.
  9. 제1항에 있어서, 상기 제3절연층 및 상기 제1절연층은 습식식각 방법으로 제거한 것이 특징인 캐패시터 형성방법.
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