JP3361377B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭメモリセル等
の半導体素子を備えた半導体装置及びその製造方法に係
り、特に、容量蓄積電極コンタクト，ビット線コンタク
ト等のコンタクト抵抗の増大防止対策に関する。

【０００２】

【従来の技術】近年、半導体装置には高密度化が要求さ
れてきており、搭載される半導体素子の寸法もごく微細
なものになっている。このため、半導体素子に配線を接
続するコンタクト部材の寸法やコンタクト部材と素子の
重ね合わせ寸法は非常に小さくなる傾向にある。

【０００３】以下、図面を参照しながら、従来の半導体
装置の例について説明する。図１４（ａ）は、従来のス
タック型キャパシタセルを用いたＤＲＡＭのメモリセル
アレイの平面図であり、図１４（ｂ）はその一部を拡大
した平面図である。図１５は、図１４（ａ）のXV−XV線
における断面図である。図１４（ａ）及び図１５に示す
ように、Ｐ型半導体基板１の表面領域は、素子分離４に
より複数の活性領域Ｒacに区画されている。各活性領域
Ｒacには、ＤＲＡＭメモリセルを構成するスイッチング
トランジスタ８が形成されている。各スイッチングトラ
ンジスタ８には、不純物がドープされた２つの拡散領域
つまりドレイン領域２とソース領域３とが形成されてい
る。そして、各スイッチングトランジスタ８のソース−
ドレイン間つまりチャネル領域の上方には、チャネル電
流を制御するためのゲート電極７がゲート酸化膜６を介
して設けられている。また、素子分離４上と活性領域Ｒ
ac上とに跨って、各スイッチングトランジスタ８のゲー
ト電極７を接続するワード線５が形成されている。ワー
ド線５は、図１４（ａ）の平面図の縦方向に隣接するス
イッチングトランジスタ８を接続する線状に形成されて
いる。

【０００４】図１５の断面図において、上記ワード線５
は、便宜上、素子分離４の上ではワード線５として表示
され、活性領域Ｒacの上ではゲート電極７として表示さ
れている。各ゲート電極７の側部及び上面は、サイドウ
ォール９ａ及び上面保護膜９ｂからなる第１絶縁膜９で
被覆されており、いわゆるＬＤＤ構造となっている。し
たがって、詳細は省略するが、ドレイン領域２及びソー
ス領域３は、いずれも高濃度領域と低濃度領域とを有し
ている。ドレイン領域２の上には第２絶縁膜１２が形成
されており、この第２絶縁膜１２は、メモリセルアレイ
部の全面に堆積された後、パターニングされたものであ
り、図１４（ｂ）に拡大して示すように、各スイッチン
グトランジスタ８のソース領域３に該当する部分が除去
されている。つまり、図１５の断面図に示すように、第
２絶縁膜１２は、素子分離４に隣接する部分を除くソー
ス領域３の一部の直上領域とその周辺の第１絶縁膜９の
直上領域とを含む領域が除去されており、以下ではこの
領域を除去領域Ｒetということにする。上記第２絶縁膜
１２の上には容量蓄積電極１３が形成されている。さら
に、この容量蓄積電極１３を被覆する容量絶縁膜１４が
形成され、容量絶縁膜１４の上にプレート電極１５が形
成されている。図１４（ｂ）に示すように、ドットを施
した領域が容量蓄積電極１３とソース領域３とを接続す
る容量蓄積電極コンタクト１１の形成領域であり、通
常、この容量蓄積電極コンタクト１１の寸法とソース領
域３の寸法との間には、フォトマスクのずれを考慮し
て、マージン１６が設定されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のような半導体装置では下記のような問題があった。
図１６は、フォトリソグラフィー工程におけるずれを説
明する図であって、図１４（ｂ）に相当する部分におい
て、スイッチングトランジスタ８の各部を形成するため
のマスクと第２絶縁膜１２をパターニングするマスクと
の位置ずれが生じたときの状態を示す図である。すなわ
ち、除去領域Ｒetの端部とソース領域３の端部とのマー
ジン１６は０．０５［μｍ］と非常に小さいが、現在の
フォトリソグラフィー技術における上下のパターン重ね
合わせ精度では、除去領域Ｒetを正確な位置に形成する
ことは難しい。このため、図１６に示すように、除去領
域Ｒetが、上記マージン１６以上に上方又は下方にへシ
フトすることがある。また、このマスクの位置ずれに加
えて、除去領域Ｒetの寸法は、例えば１．１［μｍ］×
０．５［μｍ］程度と小さいため、フォトリソグラフィ
ー工程で解像度が不足してレジストパターンのテール引
きが発生し、エッチング工程で、レジストパターンのこ
のテールを引いた部分が不規則に後退して、容量蓄積電
極コンタクト１１の寸法が安定しないという傾向もあっ
た。

【０００６】以上のような原因により、容量蓄積電極コ
ンタクト１１の面積が減少すると、コンタクト抵抗値が
増加したり、接続不良を来たす虞れがあった。

【０００７】本発明は、上記問題点に鑑み、フォトリソ
グラフィー工程におけるマスクの位置ずれやレジストパ
ターンのテール引きに起因するコンタクト不良を防止す
ることを目的としている。

【０００８】

【課題を解決するための手段】請求項１の半導体装置
は、半導体基板と、上記半導体基板上に形成され、半導
体基板の表面領域を半導体素子が形成される複数の活性
領域に区画する分離絶縁膜と、上記半導体基板の上記各
活性領域に形成され、半導体基板の表面領域に不純物が
拡散されてなるドレイン領域及びソース領域と、上記活
性領域の半導体基板上に設けられた配線部材と、上記配
線部材の表面を被覆する第１絶縁膜と、上記半導体基
板，分離絶縁膜及び第１絶縁膜の上に上記半導体基板，
分離絶縁膜及び 第１絶縁膜のすべてに接触して設けら
れ、上記ドレイン領域の直上領域が残存し、かつ、複数
のソース領域の直上領域とこれらに連続する上記分離絶
縁膜のソース領域間領域の直上領域とが除去された第２
絶縁膜と、上記ソース領域の上方に設けられた導電性部
材と、上記第２絶縁膜が除去された領域の少なくとも一
部を介し、上記導電性部材とソース領域とを接続するコ
ンタクト部材とを備えている。

【０００９】請求項２の半導体装置は、上記半導体基板
の各活性領域にＤＲＡＭメモリセルを配設し、上記配線
部材を上記ＤＲＡＭメモリセルのワード線とし、上記導
電性部材を容量蓄積電極とし、上記コンタクト部材を上
記容量蓄積電極とソース領域とを接続する容量蓄積電極
コンタクトとしたものである。

【００１０】請求項３の半導体装置は、上記第２絶縁膜
が除去された領域が、ワード線にほぼ平行な方向に配置
された複数のソース領域の直上領域を共通に含むように
構成したものである。

【００１１】請求項４の半導体装置は、上記第２絶縁膜
が除去された領域が、ワード線にほぼ直交する方向に配
置された複数のソース領域の直上領域を共通に含むよう
に構成したものである。

【００１２】請求項５の半導体装置は、上記第２絶縁膜
が除去された領域が、ＤＲＡＭメモリセル内のすべての
ソース領域の直上領域を共通に含むように構成したもの
である。

【００１３】請求項６の半導体装置は、上記容量蓄積電
極の上方に配置されたビット線と、上記ドレイン領域の
上を被覆する第２絶縁膜の一部を貫通して、上記ビット
線とドレイン領域とを接続するビット線コンタクトとを
設ける構成としたものである。

【００１４】請求項７の半導体装置は、半導体基板と、
上記半導体基板上に形成され、半導体基板の表面領域を
半導体素子が形成される複数の活性領域に区画する分離
絶縁膜と、上記半導体基板の上記各活性領域に形成さ
れ、基板の表面領域に不純物が拡散されてなるドレイン
領域及びソース領域と、上記活性領域の半導体基板上に
設けられた配線部材と、上記配線部材の表面を被覆する
第１絶縁膜と、上記半導体基板，第１絶縁膜及び分離絶
縁膜の上に上記半導体基板，分離絶縁膜及び第１絶 縁膜
のすべてに接触して形成され、少なくとも複数のソース
領域の直上領域とこれらに連続する上記分離絶縁膜のソ
ース領域間領域の直上領域とが除去され、かつ上記ドレ
イン領域の直上領域のうちの少なくとも一部が孤立して
残存する平面パターンを有する第２絶縁膜と、上記ソー
ス領域の上方に設けられた導電性部材と、上記第２絶縁
膜が除去された領域のうちの少なくとも一部を介し、上
記導電性部材とソース領域とを接続するコンタクト部材
とを備えている。

【００１５】請求項８の半導体装置は、上記第２絶縁膜
を残存部分が各第１絶縁膜の直上領域毎に孤立した島状
の平面パターンを有するように構成したものである。

【００１６】請求項９の半導体装置は、上記第２絶縁膜
の残存部分が、所定方向に配置された複数のドレイン領
域の直上領域を共通に含む線状の平面パターンを有する
ように構成したものである。

【００１７】請求項１０の半導体装置は、上記第２絶縁
膜が、各活性領域のドレイン領域に挟まれた分離絶縁膜
のうち最小分離幅の部分の直上領域に残存しているよう
に構成したものである。

【００１８】請求項１１の半導体装置の製造方法は、半
導体基板の表面領域を半導体素子が形成される複数の活
性領域に区画する分離絶縁膜を形成する工程と、少なく
とも上記半導体基板の各活性領域の一部を含む領域に、
配線部材及びその表面を被覆する第１絶縁膜を形成する
工程と、上記活性領域に不純物を導入して、ドレイン領
域及びソース領域を形成する工程と、上記各活性領域，
第１絶縁膜及び分離絶縁膜の上に上 記各活性領域，分離
絶縁膜及び第１絶縁膜のすべてに接触して絶縁性膜を堆
積した後、堆積された絶縁性膜のうち、少なくとも上記
ドレイン領域の直上領域域を残し、かつ、複数のソース
領域の直上領域とこれらに連続する上記分離絶縁膜のソ
ース領域間領域の直上領域とを除去して、第２絶縁膜を
形成する工程と、上記ソース領域の上方に、導電性部材
と、上記導電性部材と上記ドレイン領域とを接続するコ
ンタクト部材とを形成する工程とを備えている。

【００１９】請求項１２の半導体装置の製造方法は、上
記配線部材としてＤＲＡＭメモリセルのワード線を形成
し、上記ドレイン領域としてＤＲＡＭメモリセルのドレ
イン領域を形成し、上記ソース領域としてＤＲＡＭメモ
リセルのソース領域を形成し、上記導電性部材として容
量蓄積電極を形成し、上記コンタクト部材として、容量
蓄積電極とＤＲＡＭメモリセルのソース領域とを接続す
る容量蓄積電極コンタクトを形成する方法である。

【００２０】請求項１３の半導体装置の製造方法は、上
記第２絶縁膜を形成する工程では、堆積された絶縁性膜
のうち、ワード線にほぼ平行な方向に配置された複数の
ソース領域の直上領域を共通に含む領域を除去する方法
である。

【００２１】請求項１４の半導体装置の製造方法は、上
記第２絶縁膜を形成する工程では、堆積された絶縁性膜
のうち、ワード線にほぼ直交する方向に配置された複数
のソース領域の直上領域を共通に含む領域を除去する方
法である。

【００２２】請求項１５の半導体装置の製造方法は、上
記第２絶縁膜を形成する工程では、堆積された絶縁性膜
のうち、ＤＲＡＭメモリセル内のすべてのソース領域の
直上領域を共通に含む領域を除去する方法である。

【００２３】請求項１６の半導体装置の製造方法は、上
記ＤＲＡＭメモリセルの周辺回路を形成する工程と、上
記容量蓄積電極の上に誘電体膜を形成する工程と、上記
誘電体膜の上に、プレート電極を形成する工程とを設
け、上記第２絶縁膜を形成する工程では、第２絶縁膜の
除去領域がプレート電極を形成しようとする領域の内部
にあるように形成する方法である。

【００２４】

【作用】以上の構成により、請求項１の発明では、導電
性部材とソース領域とを接続するコンタクト部材がソー
ス領域に接触する面積が十分広く確保される。したがっ
て、コンタクト抵抗が低く抑制される。

【００２５】請求項２の発明では、ＤＲＡＭメモリセル
において、容量蓄積電極とソース領域とを接続する容量
蓄積電極コンタクトの抵抗が低く抑制されることにな
る。

【００２６】請求項３又は４の発明では、残存する第２
絶縁膜と除去領域とがライン＆スペースの関係となるの
で、除去領域の形状が安定する。

【００２７】請求項５の発明では、絶縁膜の除去領域が
最も広くなるので、コンタクト部材とソース領域とのコ
ンタクト面積が特に広く確保されることになる。

【００２８】請求項６の発明では、ビット線上置き型の
ＤＲＡＭメモリセル構造に対し、上記各発明の作用が得
られることになる。

【００２９】請求項７の発明では、第２絶縁膜の残存部
分が孤立して残存するので、従来のようにソース領域の
一部の直上となる第２絶縁膜の除去領域が孤立したパタ
ーンとなるのとは異なり、導電性部材のコンタクト部材
を形成するためのコンタクト用面積が十分確保される。

【００３０】請求項８の発明では、第２絶縁膜が島状と
なることで、導電性部材とソース領域とのコンタクト面
積が特に広く確保される。

【００３１】請求項９の発明では、残存する第２絶縁膜
と除去領域とがライン＆スペースの関係となるので、除
去領域の形状が安定する。

【００３２】請求項１０の発明では、分離絶縁膜のうち
最小分離幅の部分が第２絶縁膜によって被覆されている
ことで、上方の部材の形成時に、オーバーエッチング等
による分離絶縁膜の損傷が防止され、各活性領域間の分
離機能が良好に維持されることになる。

【００３３】請求項１１の発明では、導電性部材とソー
ス領域とのコンタクト部材を形成する際に、ソース領域
全体がほとんど露出した状態でコンタクト部材が堆積さ
れるので、コンタクト部材がソース領域に自己整合的に
形成され、フォトリソグラフィーにおけるマスクの位置
合わせ制度に拘らず、広いコンタクト面積が確保される
ことになる。そして、フォトリソグラフィー工程で形成
されるコンタクト部材の形状が良好となる。また、第２
絶縁膜とソース領域との重ね合わせマージンが広くなる
ので、製造が容易となる。

【００３４】請求項１２の発明では、ＤＲＡＭメモリセ
ルの容量蓄積コンタクトを形成する際に、上記請求項１
１の発明の作用が得られることになる。

【００３５】請求項１３又は１４の発明では、ＤＲＡＭ
メモリセルの容量蓄積電極コンタクトを形成する際に、
残存する第２絶縁膜と除去領域とがライン＆スペースの
関係となっているので、コンタクトの形成が最も安定す
る。

【００３６】請求項１５の発明では、ＤＲＡＭメモリセ
ルの容量蓄積電極コンタクトを形成する際に、最も広い
コンタクト面積が確保され、かつ容量蓄積電極コンタク
トの形状が良好となる。

【００３７】請求項１６の発明では、プレート電極をパ
ターニングする際に、プレート電極を除去する領域の下
方には必ず第２絶縁膜が残存している状態となるので、
オーバーエッチングによる第２絶縁膜の下方の部材の損
傷が防止されることになる。

【００３８】

【実施例】（第１実施例） 以下、本発明の第１実施例の半導体装置について、図面
を参照しながら説明する。図１（ａ），（ｂ）は、第１
実施例に係るスタック型キャパシタセルを用いたＤＲＡ
Ｍのメモリセルアレイ部を示す平面図であり、上記図１
３（ａ），（ｂ）に対応する図である。また、図２は、
図１のII−II線における断面図であって、上記図１４に
対応する図である。ただし、いずれもビット線が形成さ
れていない段階における状態を示す。ここで、上記図１
３（ａ），（ｂ）及び図１４に示す要素と同符号のもの
は同じ要素である。ここで、上記従来例と同様に、各活
性領域には、第１拡散領域として１つのドレイン領域２
が形成され、第２拡散領域として２つのソース領域３が
形成されている。図１（ａ），（ｂ）において、ハッチ
ングを施した領域が第２絶縁膜１２の残存領域であり、
それ以外の領域が第２絶縁膜１２が除去された除去領域
Ｒetとなっている。この除去領域Ｒetは、各スイッチン
グトランジスタ８の各ソース領域３つまり複数の拡散領
域の直上領域に亘っており、第２絶縁膜１２はドレイン
領域２及びその周囲の素子分離４及び第１絶縁膜９の直
上となる領域に限られている。そして、ドットが施され
た容量蓄積電極コンタクト１１は、この図ではソース領
域３と完全に一致している。第１実施例では、パターニ
ングで残された第２絶縁膜１２の寸法は、１．４［μ
ｍ］×１．２［μｍ］であり、除去領域Ｒetとソース領
域３との重ね合わせマージンは０．３［μｍ］と、非常
に大きくなっている。

【００３９】次に、第１実施例における半導体装置の製
造工程について、図３（ａ）〜（ｅ）に基づき説明す
る。

【００４０】同図（ａ）は、半導体基板１上に素子分離
４を形成し、素子分離４で囲まれる活性領域Ｒac内に、
ゲート酸化膜６と、ゲート電極７（素子分離４の上では
ワード線５と表示されている）と、第１絶縁膜９と、ド
レイン領域２と、ソース領域３とを形成する各工程を終
了した状態を示す断面図である。ここまでは、ＬＤＤ構
造のトランジスタを形成するための公知技術を用いて行
われる。

【００４１】そして、同図（ｂ）に示すように、減圧Ｃ
ＶＤ法でＨＴＯ膜（高温で堆積したシリコン酸化膜）を
約１００［ｎｍ］の厚みで堆積する。さらに、同図
（ｃ）に示すように、このＨＴＯ膜のうちドレイン領域
２の直上領域とドレイン領域２に隣接する素子分離４及
び第１絶縁膜９の一部の直上領域とを含む領域を残し，
他の領域を除去する。すなわち、フォトリソグラフィー
工程で、ＨＴＯ膜を除去しようとする部分が開口された
フォトレジストパターンを形成し、このフォトレジスト
パターンをエッチングマスクとして、ＣＦ4 、ＣＨＦ3
、Ａｒガスを用いて第２絶縁膜１２をエッチングし、
開口部にある第２絶縁膜１２を除去する。すると、ドレ
イン領域２の直上領域とドレイン領域２に隣接する第１
絶縁膜９及び素子分離４の一部の直上領域とが残存し、
その他の部分つまりソース領域３，ワード線５上の第１
絶縁膜９の大部分及び素子分離４の大部分がそのまま露
出する。この露出した部分の直上領域が除去領域Ｒetと
なる。

【００４２】次に同図（ｄ）に示すように、減圧ＣＶＤ
法でｐｏｌｙ−Ｓｉ膜を約６００［ｎｍ］堆積する。次
にＰ+ を７０［ＫｅＶ］で１×１０16［／ｃｍ2 ］注入
したのち、フォトリソグラフィー工程でレジストパター
ンを形成し、このレジストパターンをエッチングマスク
としてｐｏｌｙ−Ｓｉ膜をエッチングして、容量蓄積電
極１３を形成する。このとき、除去領域Ｒet内に含まれ
るソース領域３に、容量蓄積電極１３とソース領域３と
を接続する容量蓄積電極コンタクト１１が自己整合的に
形成される。

【００４３】次に、同図（ｅ）に示すように、減圧ＣＶ
Ｄ法でＳｉ3 Ｎ4 膜を約６［ｎｍ］堆積したのち、約８
５０［℃］、約１５［分］のパイロ酸化で、Ｓｉ3 Ｎ4
膜上にＳｉ０2 膜を形成して、容量絶縁膜１４を形成す
る。そして、減圧ＣＶＤ法でＤＰＳ（Ｐ+ 添加ｐｏｌｙ
−Ｓｉ）膜を約１５０［ｎｍ］堆積したのち、フォトリ
ソグラフィー工程でレジストパターンを形成し、このレ
ジストパターンをエッチングマスクとしてＤＰＳ膜をエ
ッチングして、プレート電極１５を形成する。

【００４４】以上のように、本実施例では、除去領域Ｒ
etが複数のソース領域３の直上領域を共通に含んでいる
ので、容量蓄積電極１３を形成するためのｐｏｌｙ−Ｓ
ｉ膜を堆積する際、各ソース領域３の間の素子分離や第
１絶縁膜９が露出している。そして、ｐｏｌｙ−Ｓｉ膜
を堆積すると、ソース領域３上にのみ容量蓄積電極コン
タクト１１が自己整合的に形成されることとなる。ここ
で、図１（ｂ）に示すように、上記実施例では、第２絶
縁膜１２の残存部分の寸法は１．４［μｍ］×１．２
［μｍ］であり、除去領域Ｒetの占める面積を従来より
非常に大きくすることができる。このため、フォトリソ
グラフィー工程での解像度の不足を防止することができ
る。また、容量蓄積電極コンタクト１１の寸法はソース
領域３の寸法で決定され、除去領域Ｒetには依存しな
い。したがって、除去領域Ｒetの端部とソース領域３の
端部とのマージンは、例えば上記実施例では、従来例の
０．０５［μｍ］より広く０．３［μｍ］だけ確保でき
る。このため、フォトリソグラフィー工程でのレジスト
パターンのテール引きによるエッチング工程でのレジス
トパターンの不規則な後退や、除去領域Ｒetの端部とソ
ース領域３の端部とのシフトが発生したとしても、容量
蓄積電極コンタクト１１の形状は良好となり、その寸法
や抵抗値は一定となる。つまり、接続不良やコンタクト
抵抗の増大を有効に防止することができる。

【００４５】なお、上記実施例では説明を省略したが、
ドレイン領域２及びソース領域３は、いずれも高濃度に
不純物が拡散された高濃度領域と低濃度に不純物が拡散
された低濃度領域とを有する。上記実施例では、第１拡
散領域は、低濃度領域及び高濃度領域を含むドレイン領
域２であり、第２拡散領域は、低濃度領域及び高濃度領
域を含むソース領域である。

【００４６】（第２実施例） 次に、第２実施例について説明する。図４（ａ）は第２
実施例に係る半導体装置の平面図であり、図４（ｂ）は
図４（ａ）の一部を拡大した図である。本実施例におい
ても、半導体装置の活性領域Ｒacに形成される半導体素
子は、スタック型キャパシタセルＤＲＡＭメモリセルの
スイッチングトランジスタであり、その基本的な構造
は、上記第１実施例と同じである。つまり、第１実施例
における図２に相当する断面構造は図２と同じであるの
で、図示を省略する。ただし、本実施例では、図４
（ａ），（ｂ）に示すように、第２絶縁膜１２はワード
線５にほぼ平行な方向に沿って線状に残存している。す
なわち、第２絶縁膜１２の残存部分は、ワード線５に平
行な方向に配置されたすべてのドレイン領域２の直上領
域とその周辺の第１絶縁膜９及び素子分離４の直上領域
とを含んでいる。したがって、除去領域Ｒetは、ワード
線５に平行な方向に配置されたすべてのソース領域３の
直上領域とソース領域３の周辺の第１絶縁膜９及び素子
分離４の直上領域とを含んでいる。

【００４７】したがって、第２実施例では、上記第１実
施例と同様に、容量蓄積電極用コンタクト１１を形成す
るためのスペースが十分確保され、接続不良やコンタク
ト抵抗の増大を防止することができる。特に、第１実施
例と比較して、残存する第２絶縁膜１２と除去領域Ｒet
とが大きなライン＆スペースの関係となっているので、
除去領域Ｒetのパターンが安定する。また、除去領域Ｒ
etの占める面積が第１実施例よりも減小するので、フォ
トリソグラフィー工程で、除去領域Ｒetの下方の部材か
らの光の反射に起因する第２絶縁膜１２の残部における
フォトレジストパターンの変形を抑制することができ
る。

【００４８】（第３実施例） 次に、第３実施例について説明する。図５（ａ）は第３
実施例に係る半導体装置の平面図、図５（ｂ）は図５
（ａ）の一部を拡大した図、図６は図５（ａ）のVI−VI
線における断面図である。本実施例においても、半導体
装置の活性領域Ｒacには、ＤＲＡＭメモリセルのスイッ
チングトランジスタが配設されており、ＤＲＡＭメモリ
セル自体の基本的な構造は上記第１，第２実施例とほぼ
同様である。

【００４９】ここで、第３実施例の特徴として、第２絶
縁膜１２は、ワード線５に直交する方向に配置された２
つのソース領域３の直上領域を共通に含む領域（周辺の
第１絶縁膜９及び素子分離４の直上領域も含む）が除去
されている。したがって、上記第１，第２実施例と同様
に、容量蓄積コンタクト１１の形状が改善され、コンタ
クト面積も広く確保されて、コンタクト抵抗の増大を抑
制しうる。

【００５０】また、本実施例では、図６に示すように、
第２絶縁膜１２の残存部分が素子分離４の最小分離幅と
なる領域２２を含む構造となっている。これに対し、図
７に示すように、素子分離４の最小分離幅となる領域２
２で第２絶縁膜１２が除去されている場合には、第２絶
縁膜１２のパターニングの際に、第２絶縁膜１２のオー
バーエッチングにより、ワード線５と平行な方向で相隣
接するソース領域３間を電気的に絶縁分離する素子分離
４の膜厚が減小し、素子分離４の分離機能の低下を生じ
る虞れがある。本実施例では、このような素子分離４の
素子分離機能の低下を有効に防止することができる。

【００５１】なお、図８に示すように、複数のＤＲＡＭ
メモリセルのソース領域３間を折線状に接続する領域の
直上となる領域が除去領域Ｒetとなるように構成しても
よい。この場合、ワード線５の方向にほぼ直交する方向
に配置された複数のソース領域３の直上領域を共通に含
む領域が除去領域Ｒetとなっている。

【００５２】（第４実施例） 次に、第４実施例について説明する。図９は第４実施例
に係る半導体装置の平面図、図１０は図９のX −X 線に
おける断面図である。同図において、領域ＲmemoにはＤ
ＲＡＭメモリセルが配設され、領域Ｒperiには周辺回路
のトランジスタが配設されている。ＤＲＡＭメモリセル
アレイ部の構造は、上記第１実施例と同じである。一
方、周辺回路において、第２絶縁膜１２は、トランジス
タのゲート電極を構成する配線部材１９を被覆する第１
絶縁膜９と、素子分離４と、活性領域Ｒacとを含む領域
の直上領域で残存している。ただし、同図の状態は、Ｄ
ＲＡＭメモリセルのビット線及び周辺回路のトランジス
タのビット線及びワード線が形成されていない状態を示
す。

【００５３】また、図１０に示すように、本実施例で
は、第２絶縁膜１２が形成された後プレート電極を形成
した時点で、第２絶縁膜１２の除去領域Ｒetがプレート
電極１５を形成しようとする領域に完全に含まれるよう
にしている。したがって、プレート電極１５を構成する
膜を堆積した後エッチングしてパターニングする際に、
エッチング下地には、常に第２絶縁膜１２が存在しする
ことになる。これに対し、第２絶縁膜１２の除去領域Ｒ
etがプレート電極１５を形成しようとする領域の外方に
はみ出た構造となっている場合には、図１１に示すよう
に、プレート電極１５をパターニングする際に、オーバ
ーエッチングによって、領域２０のように素子分離４の
膜厚が減小したり、領域２１のように第１絶縁膜９の膜
厚が減小してゲート電極７が破損を受ける虞れがある。
本実施例では、このような不具合を有効に防止すること
ができる。

【００５４】（第５実施例） 次に、第５実施例について説明する。図１２は第５実施
例に係る半導体装置の平面図、図１３はそのXIII−XIII
線における断面図であり、ビット線下置き型ＤＲＡＭメ
モリセルの構造を示す。本実施例では、上記各実施例と
同様に、ゲート電極７（ワード線５）の上に第１絶縁膜
９が形成され、ソース領域３，ドレイン領域２，第１絶
縁膜９及び素子分離４の上に第２絶縁膜１２が堆積され
ている。そして、この第２絶縁膜１２の上に、ドレイン
領域３に接続されるビット線３０が設けられる。その
際、第２絶縁膜１２が、少なくとも各ＤＲＡＭメモリセ
ルのソース領域３の直上領域とその周囲の第１絶縁膜９
及び素子分離４の直上領域とで残存し、ワード線５に直
交する方向に配置された各ドレイン領域２の直上領域と
その周囲の第１絶縁膜９及び素子分離４の直上領域とで
除去されている。そして、この除去領域Ｒetを介して、
ビット線コンタクト３１を設けるようにしている。ま
た、ビット線３０の上に層間絶縁膜３２を設け、さらに
その上に容量蓄積電極１３を形成した後、ソース領域３
上の第２絶縁膜１２を貫通して容量蓄積電極コンタクト
１１を形成するようにしている。

【００５５】したがって、上記第５実施例では、ビット
線３０のコンタクト面積が十分確保され、接続不良や断
線等の虞れを防止することができる。

【００５６】なお、上記各実施例では、半導体素子とし
てＤＲＡＭメモリセルを配設した半導体装置について説
明したが、本発明はかかる実施例に限定されるものでは
なく、他の半導体素子についても適用し得るものであ
る。

【００５７】また、上記各実施例では、第２絶縁膜１２
の除去領域Ｒetが、複数の活性領域Ｒacの各ドレイン領
域２の直上領域又はソース領域３の直上領域を共通に含
む場合について説明したが、本発明はかかる実施例に限
定されるものではない。一つの活性領域Ｒac内に３つ以
上の拡散領域を有する場合、例えば第１拡散領域が２つ
で第２拡散領域が一つの場合、同じ活性領域内の２つの
第１拡散領域の直上領域を共通に含む領域で第２絶縁膜
１２を除去するようにしてもよい。

【００５８】

【発明の効果】以上説明したように、請求項１〜６の発
明によれば、半導体装置の構成として、半導体基板上に
分離絶縁膜を設け、分離絶縁膜で囲まれる各活性領域
に、ドレイン領域及びソース領域と配線部材とを設ける
とともに、配線部材の表面を第１絶縁膜で被覆し、少な
くとも２つのソース領域の直上領域を共通に含む領域が
除去された第２絶縁膜を設け、その上に導電性部材とそ
のコンタクト部材とを設ける構成としたので、コンタク
ト部材がソース領域に接触する面積を十分広く確保する
ことができ、よって、コンタクト抵抗の増大や接続不良
を有効に防止することができる。

【００５９】請求項７〜１０の発明によれば、半導体装
置の構成として、半導体基板上に分離絶縁膜を設け、分
離絶縁膜で囲まれる各活性領域に、ドレイン領域及びソ
ース領域と配線部材とを設けるとともに、配線部材の表
面を第１絶縁膜で被覆し、孤立して残存する平面パター
ンを有する第２絶縁膜を設け、その上に導電性部材とそ
のコンタクト部材とを設ける構成としたので、導電性部
材のコンタクト部材を形成するためのコンタクト用面積
を十分確保することができ、よって、コンタクト抵抗の
増大や接続不良を有効に防止することができる。

【００６０】請求項１１〜１６の発明によれば、半導体
装置の製造方法として、半導体基板上に分離絶縁膜と第
１絶縁膜とドレイン領域及びソース領域とを形成した
後、上記各活性領域，第１絶縁膜及び分離絶縁膜の上に
絶縁性膜を堆積し、少なくとも２つのソース領域の直上
領域を共通に含む領域を除去して第２絶縁膜を形成し、
さらに、ソース領域の上方に導電性部材とコンタクト部
材とを形成するようにしたので、コンタクト部材をソー
ス領域に自己整合的に形成することができ、よって、広
いコンタクト面積の確保と製造の容易化とを図ることが
できる。

【図面の簡単な説明】

【図１】第１実施例に係るビット線上置き型ＤＲＡＭの
メモリセルアレイ部の平面図である。

【図２】図１のII−II線における断面図である。

【図３】第１実施例に係るＤＲＡＭメモリセルアレイ部
の製造工程における変化を示す断面図である。

【図４】第２実施例に係るビット線上置き型ＤＲＡＭの
メモリセルアレイ部の平面図である。

【図５】第３実施例に係るビット線上置き型ＤＲＡＭの
メモリセルアレイ部の平面図である。

【図６】図５のVI−VI線における断面図である。

【図７】素子分離の最小分離幅の部分に第２絶縁膜が形
成されていない場合の図６と同じ部位における断面図で
ある。

【図８】第３実施例の変形例に係るＤＲＡＭのメモリセ
ルアレイ部の平面図である。

【図９】第４実施例に係るビット線上置き型ＤＲＡＭの
メモリセルアレイ部の平面図である。

【図１０】図９のX −X 線における断面図である。

【図１１】第２絶縁膜の除去部領域がプレート電極を形
成しようとする領域の外方にはみ出している場合におけ
る図１０と同じ部位における断面図である。

【図１２】第５実施例に係るビット線下置き型ＤＲＡＭ
のメモリセルアレイ部の平面図である。

【図１３】図１２のXIII−XIII線における断面図であ
る。

【図１４】従来のビット線上置き型ＤＲＡＭのメモリセ
ルアレイ部の平面図である。

【図１５】図１４のXV−XV線における断面図である。

【図１６】フォトリソグラフィー工程におけるマスクず
れが生じた場合における第２絶縁膜の除去領域Ｒetの状
態を示す平面図である。

【符号の説明】

１ 半導体基板 ２ ドレイン領域（拡散領域） ３ ソース領域（拡散領域） ４ 素子分離（分離絶縁膜） ５ ワード線（配線部材） ６ ゲート酸化膜 ７ ゲート電極 ８ スイッチングトランジスタ（半導体素子） ９ａ サイドウォール ９ｂ 上面保護膜 ９ 第１絶縁膜 １１ 容量蓄積電極コンタクト（コンタクト部材） １２ 第２絶縁膜 １３ 容量蓄積電極（導電性部材） １４ 容量絶縁膜（誘電体膜） １５ プレート電極 ３０ ビット線（導電性部材） ３１ ビット線コンタクト（コンタクト部材） ３２ 層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−229651（ＪＰ，Ａ) 特開 平４−266060（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/28 H01L 21/822 H01L 27/04 H01L 27/108

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に形成され、半導体基板の表面領域を
   半導体素子が形成される複数の活性領域に区画する分離
   絶縁膜と、 上記半導体基板の上記各活性領域に形成され、半導体基
   板の表面領域に不純物が拡散されてなるドレイン領域及
   びソース領域と、 上記活性領域の半導体基板上に設けられた配線部材と、 上記配線部材の表面を被覆する第１絶縁膜と、 上記半導体基板，分離絶縁膜及び第１絶縁膜の上に上記
   半導体基板 ，分離絶縁膜及び第１絶縁膜のすべてに接触
   して設けられ、上記ドレイン領域の直上領域が残存し、
   かつ、複数のソース領域の直上領域とこれらに連続する
   上記分離絶縁膜のソース領域間領域の直上領域とが除去
   された第２絶縁膜と、 上記ソース領域の上方に設けられた導電性部材と、 上記第２絶縁膜が除去された領域の少なくとも一部を介
   し、上記導電性部材とソース領域とを接続するコンタク
   ト部材とを備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板の各活性領域には、ＤＲＡＭメモリセル
   が配設されており、 上記配線部材は、上記ＤＲＡＭメモリセルのワード線で
   あり、 上記導電性部材は、容量蓄積電極であり、 上記コンタクト部材は、上記容量蓄積電極とソース領域
   とを接続する容量蓄積電極コンタクトであることを特徴
   とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 上記第２絶縁膜が除去された領域は、ワード線にほぼ平
   行な方向に配置された複数のソース領域の直上領域を共
   通に含むことを特徴とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 上記第２絶縁膜が除去された領域は、ワード線にほぼ直
   交する方向に配置された複数のソース領域の直上領域を
   共通に含むことを特徴とする半導体装置。
5. 【請求項５】 請求項２記載の半導体装置において、 上記第２絶縁膜が除去された領域は、ＤＲＡＭメモリセ
   ル内のすべてのソース領域の直上領域を共通に含むこと
   を特徴とする半導体装置。
6. 【請求項６】 請求項２，３，４又は５記載の半導体装
   置において、 上記容量蓄積電極の上方に配置されたビット線と、 上記ドレイン領域の上を被覆する第２絶縁膜の一部を貫
   通して、上記ビット線とドレイン領域とを接続するビッ
   ト線コンタクトとを備えたことを特徴とする半導体装
   置。
7. 【請求項７】 半導体基板と、 上記半導体基板上に形成され、半導体基板の表面領域を
   半導体素子が形成される複数の活性領域に区画する分離
   絶縁膜と、 上記半導体基板の上記各活性領域に形成され、基板の表
   面領域に不純物が拡散されてなるドレイン領域及びソー
   ス領域と、 上記活性領域の半導体基板上に設けられた配線部材と、 上記配線部材の表面を被覆する第１絶縁膜と、 上記半導体基板，第１絶縁膜及び分離絶縁膜の上に上記
   半導体基板 ，分離絶縁膜及び第１絶縁膜のすべてに接触
   して形成され、少なくとも複数のソース領域の直上領域
   とこれらに連続する上記分離絶縁膜のソース領域間領域
   の直上領域とが除去され、かつ上記ドレイン領域の直上
   領域のうちの少なくとも一部が孤立して残存する平面パ
   ターンを有する第２絶縁膜と、 上記ソース領域の上方に設けられた導電性部材と、 上記第２絶縁膜が除去された領域のうちの少なくとも一
   部を介し、 上記導電性部材とソース領域とを接続するコンタクト部
   材とを備えたことを特徴とする半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 上記第２絶縁膜は、残存部分が各ドレイン領域の直上領
   域毎に孤立した島状の平面パターンを有することを特徴
   とする半導体装置。
9. 【請求項９】 請求項７記載の半導体装置において、 上記第２絶縁膜は、残存部分が所定方向に配置された複
   数のドレイン領域の直上領域を共通に含む線状の平面パ
   ターンを有することを特徴とする半導体装置。
10. 【請求項１０】 請求項１又は２記載の半導体装置にお
    いて、 上記第２絶縁膜は、各活性領域のドレイン領域に挟まれ
    た分離絶縁膜のうち最小分離幅の部分の直上領域に残存
    していることを特徴とする半導体装置。
11. 【請求項１１】 半導体基板の表面領域を半導体素子が
    形成される複数の活性領域に区画する分離絶縁膜を形成
    する工程と、 少なくとも上記半導体基板の各活性領域の一部を含む領
    域に、配線部材及びその表面を被覆する第１絶縁膜を形
    成する工程と、 上記活性領域に不純物を導入して、ドレイン領域及びソ
    ース領域を形成する工程と、 上記各活性領域，第１絶縁膜及び分離絶縁膜の上に上記
    各活性領域 ，分離絶縁膜及び第１絶縁膜のすべてに接触
    して絶縁性膜を堆積した後、堆積された絶縁性膜のう
    ち、少なくとも上記ドレイン領域の直上領域域を残し、
    かつ、複数のソース領域の直上領域とこれらに連続する
    上記分離絶縁膜のソース領域間領域の直上領域とを除去
    して、第２絶縁膜を形成する工程と、 上記ソース領域の上方に、導電性部材と、上記導電性部
    材と上記ドレイン領域とを接続するコンタクト部材とを
    形成する工程とを備えたことを特徴とする半導体装置の
    製造方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法において、 上記配線部材としてＤＲＡＭメモリセルのワード線を形
    成し、 上記導電性部材として容量蓄積電極を形成し、 上記コンタクト部材として、容量蓄積電極とＤＲＡＭメ
    モリセルのソース領域とを接続する容量蓄積電極コンタ
    クトを形成することを特徴とする半導体装置の製造方
    法。
13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 上記第２絶縁膜を形成する工程では、堆積された絶縁性
    膜のうち、ワード線にほぼ平行な方向に配置された複数
    のソース領域の直上領域を共通に含む領域を除去するこ
    とを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法において、 上記第２絶縁膜を形成する工程では、堆積された絶縁性
    膜のうち、ワード線にほぼ直交する方向に配置された複
    数のソース領域の直上領域を共通に含む領域を除去する
    ことを特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１２記載の半導体装置の製造方
    法において、 上記第２絶縁膜を形成する工程では、堆積された絶縁性
    膜のうち、ＤＲＡＭメモリセル内のすべてのソース領域
    の直上領域を共通に含む領域を除去することを特徴とす
    る半導体装置の製造方法。
16. 【請求項１６】 請求項１２、１３，１４又は１５記載
    の半導体装置の製造方法において、 上記ＤＲＡＭメモリセルの周辺回路を形成する工程と、 上記容量蓄積電極の上に誘電体膜を形成する工程と、 上記誘電体膜の上に、プレート電極を形成する工程とを
    備え、 上記第２絶縁膜を形成する工程では、第２絶縁膜の除去
    領域がプレート電極を形成しようとする領域の内部にあ
    るように形成することを特徴とする半導体装置の製造方
    法。