KR100657087B1 - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 형성된 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)의 게이트가 쓰러지는 리닝현상을 억제할 수 있도록 하기 위하여,

활성영역을 정의하는 소자분리막을 반도체기판에 형성하고 STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판을 식각하여 돌출부를 형성하되, 상기 활성영역의 에지부 사이에 위치하는 소자분리영역과 최대한 중첩되도록 상기 활성영역의 중앙부로 뾰족한 지그재그 형태로 형성한 다음, 후속 공정으로 소자분리막 상에서 평탄화되고 활성영역에서 상기 돌출부에 걸쳐진 형태의 게이트를 형성함으로써 게이트의 채널 길이를 증가시키고 소자분리막 상의 게이트를 평탄하게 형성함으로써 리닝현상을 최소화하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICES}

도 1 내지 도 3 은 종래기술에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.

도 4 내지 도 6 은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위한 STAR-셀 구조 ( STep gated Asymmetry Recess Cell Scheme, 이하에서 “스타셀” 이라 함 ) 의 게이트가 쓰러지는 리닝현상을 방지할 수 있도록 하는 기술에 관한 것이다.

반도체소자가 고집적화됨에 따라 일반적인 적층구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.

이를 극복하기 위하여, MOSFET 제조 공정의 리프레쉬 특성을 향상시키고 채널 길이를 확보할 수 있도록 하기 위하여 비트라인 접합 부분의 반도체기판과 소자분리막을 리세스하는 스타셀 게이트를 도입하였다.

그러나, 기존의 스타셀 게이트는 기판과 소자분리막을 포함하는 라인/스페이스 형태의 노광마스크를 사용하여 리세스 하는 셀 구조로 구성되어, 상기 라인/스페이스 패턴 상에 게이트 물질이 도포될 때 단차진 부분을 경계로 증착 두께 차이가 발생된다.

특히, 게이트 물질인 비정질 실리콘의 증착공정후 열처리하는 경우 두껍게 증착된 부분에서 더 많은 응축 현상이 유발되거나 리닝 ( leaning ) 현상이 일어나게 된다.

이는 결과적으로 게이트 물질이 저장전극 콘택 영역 쪽으로 쏠리는 현상을 나타내게 되어 저장전극 콘택 접합의 취약점으로 작용하게 된다.

도 1 내지 도 3 은 종래기술의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도이다.

상기 도 1 은 석영기판(11) 상에 크롬패턴(13)이 형성된 노광마스크를 도시한 평면도로서, 스타셀 게이트의 형성공정시 돌출부를 구성하는 부분에 차광패턴인 크롬패턴(13)이 형성된 것이다.

이때, 상기 돌출부는 활성영역을 교차하며 통과하는 두 개의 게이트 저부에 걸쳐 형성된 것이다.

상기 도 2 는 상기 도 1 의 STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판 상에 돌출부 및 게이트를 형성한 것을 도시한 평면도이고, 상기 도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.

도 2 및 도 3을 참조하면, 반도체기판(21) 상에 활성영역(24)을 정의하는 트 렌치형 소자분리막(23)을 형성한다. 이때, 상기 트렌치형 소자분리막(23)은 반도체 기판(21) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.

그 다음, 상기 도 1 의 STR 마스크를 이용한 사진식각공정으로 활성영역(24) 및 소자분리영역을 지나가는 돌출부(25)를 형성한다.

전체표면상부에 게이트산화막(27), 게이트용 실리콘(29), 고융점 금속층(31) 및 하드마스크층(33)을 적층한다. 이때, 상기 게이트용 실리콘(29)은 비정질 형태로 형성한 후 열처리하여 형성하고, 상기 고융점 금속층(31)은 텅스텐 실리사이드층으로 형성한 것이며, 상기 하드마스크층(33)은 실리콘질화막으로 형성한 것이다.

그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 게이트(35)를 형성한다.

이때, 상기 게이트(35)는 상기 돌출부(25)에 걸쳐진 형태로 형성되되, 활성영역(24)의 장축 방향으로 소자분리막이 형성된 소자분리영역 및 활성영역(24)에 각각 하나씩 구비되는 돌출부(25)에 두 개의 게이트(35) 저부가 걸쳐진 형태로 형성된 것이다.

상기 게이트(35) 측벽에 절연막 스페이서(37)를 형성한다. 이때, 상기 절연막 스페이서(37)는 전체표면상부에 질화막을 증착하고 이를 이방성식각하여 형성한 것이다.

상술한 바와 같이, 종래기술에 따른 반도체소자의 형성방법은, 스타셀 게이 트를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있으나, 게이트용 실리콘의 결정화 공정시 돌출부의 단차로 인하여 단차가 낮은 부분의 축소가 심하게 되므로 이웃하는 게이트와의 리닝 ( leaning ) 현상이 유발될 수 있는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, STR 마스크의 평면구조상에 지그재그 형태를 갖는 돌출부를 설계하고 이를 이용하여 스타셀 구조의 게이트를 형성하되, 리닝현상을 최소한으로 억제할 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,

활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,

STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판을 식각하여 돌출부를 형성하되, 상기 활성영역의 에지부 사이에 위치하는 소자분리영역과 최대한 중첩되도록 상기 활성영역의 중앙부로 뾰족한 지그재그 형태로 형성하는 공정과,

후속 공정으로 소자분리막 상에서 평탄화되고 활성영역에서 상기 돌출부에 걸쳐진 형태의 게이트를 형성하는 공정을 포함하는 것과,

상기 STR 마스크는 0 퍼센트의 투과율을 갖는 바이너리 마스크나 4 ∼ 10 퍼센트의 투과율을 갖는 하프톤 위상반전마스크인 것과,

상기 STR 마스크를 이용한 식각공정은 40 ∼ 90°각도로 경사지게 실시하는 것과,

상기 STR 마스크를 이용한 식각공정은 400 ∼ 700 Å 깊이만큼 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 4 내지 도 6 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도이다.

도 4 는 석영기판(100) 상에 크롬패턴(110)이 형성된 STR 마스크를 도시한 평면도로서, 노출된 부분이 스타셀 게이트의 형성공정시 돌출부를 구성하는 부분이 된다.

여기서, 상기 크롬패턴(110)은 게이트의 장축 방향을 따라 이웃하는 게이트와 중첩되도록 게이트 영역과 게이트 영역 사이에 돌출부가 구비되도록 설계되되, 활성영역(미도시)의 중앙부 쪽으로 뾰족한 부분이 위치하도록 상기 활성영역(80)의 에지부를 연결하며 지그재그 형태로 설계된 것이다.

또한, 상기 STR 마스크는 0 퍼센트의 투과율을 갖는 바이너리 마스크나 4 ∼ 10 퍼센트의 투과율을 갖는 하프톤 위상반전마스크로 형성한 것이다.

도 5 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이고, 도 6 는 상기 도 5 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도이다.

도 5 및 도 6을 참조하면, 반도체기판(51) 상에 활성영역(80)을 정의하는 트렌치형 소자분리막(53)을 형성한다. 이때, 상기 트렌치형 소자분리막(53)은 반도체 기판(51) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매 립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.

그 다음, STR 마스크(미도시)를 이용한 노광 및 현상 공정으로 감광막패턴(미도시)을 형성한다. 이때, 상기 감광막패턴은 네가티브 감광막으로 형성한 것이다.

상기 감광막패턴을 마스크로 하여 상기 반도체기판(51) 및 소자분리막(53)을 소정두께, 예를 들면 400 ∼ 700 Å 만큼 식각하여 상기 활성영역(80)의 중앙부 및 소자분리영역에 돌출부(55)를 형성하되, 저장전극 콘택 영역에 인접한 게이트 영역은 상기 돌출부(55) 상에 소자분리막(53)과 중첩된 형태로 형성된 것이다.

이때, 상기 식각공정시 40 ∼ 90 도로 경사진 경사식각공정을 실시하여 상기 돌출부(55)의 측벽이 경사지도록 형성할 수도 있다.

그 다음, 전체표면상부에 게이트산화막(57), 게이트용 실리콘(59), 고융점 금속층(61) 및 하드마스크층(63)을 적층한다. 이때, 상기 고융점 금속층(61)은 텅스텐 실리사이드층으로 형성한 것이며, 상기 하드마스크층(63)은 실리콘질화막으로 형성한 것이다.

그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 게이트(65)를 형성한다.

이때, 상기 게이트(65)는 지그재그 형태의 돌출부(55) 중에서 뾰족한 부분의 돌출부(55)와 소정폭 중첩되어 걸쳐진 형태로 형성됨으로써 게이트의 채널 길이가 길어지게 된다.

본 발명의 다른 실시예는 상기 도 4의 STR 마스크에 형성된 차광패턴의 극성 을 반대로 형성하고 반도체소자의 제조 공정시 포지티브형 감광막을 이용하여 스타셀 구조의 게이트를 형성하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 지그재그 형태로 돌출부가 설계된 STR 마스크를 이용하여 반도체기판 상에 돌출부를 설계하고 후속 공정으로 활성영역의 에지부에 위치한 저장전극 콘택 영역에 인접된 소자분리막 상에 게이트가 형성되도록 함으로써 소자분리막 상에 구비되는 게이트의 축소 현상이나 쓰러짐 현상을 방지할 수 있으므로 이웃하는 활성영역 상에 형성된 게이트와의 리닝현상을 방지할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,

   STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판을 식각하여 돌출부를 형성하되, 상기 활성영역의 에지부 사이에 위치하는 소자분리영역과 중첩되도록 상기 활성영역의 중앙부로 뾰족한 지그재그 형태로 형성하는 공정과,

   후속 공정으로 소자분리막 상에서 평탄화되고 활성영역에서 상기 돌출부에 걸쳐진 형태의 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 제 1 항에 있어서,

   상기 STR 마스크는 0 퍼센트의 투과율을 갖는 바이너리 마스크나 4 ∼ 10 퍼센트의 투과율을 갖는 하프톤 위상반전마스크인 것을 특징으로 하는 반도체소자의 형성방법.
3. 제 1 항에 있어서,

   상기 STR 마스크를 이용한 식각공정은 40 ∼ 90°각도로 경사지게 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
4. 제 1 항에 있어서,

   상기 STR 마스크를 이용한 식각공정은 400 ∼ 700 Å 깊이만큼 실시하는 것을 특징으로 하는 반도체소자의 형성방법.

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