KR100685599B1 - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR100685599B1
KR100685599B1 KR1020040103570A KR20040103570A KR100685599B1 KR 100685599 B1 KR100685599 B1 KR 100685599B1 KR 1020040103570 A KR1020040103570 A KR 1020040103570A KR 20040103570 A KR20040103570 A KR 20040103570A KR 100685599 B1 KR100685599 B1 KR 100685599B1
Authority
KR
South Korea
Prior art keywords
gate
forming
region
trench
mask
Prior art date
Application number
KR1020040103570A
Other languages
English (en)
Other versions
KR20060064890A (ko
Inventor
김영식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040103570A priority Critical patent/KR100685599B1/ko
Publication of KR20060064890A publication Critical patent/KR20060064890A/ko
Application granted granted Critical
Publication of KR100685599B1 publication Critical patent/KR100685599B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 형성된 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)의 게이트가 쓰러지는 리닝현상을 억제할 수 있도록 하기 위하여,
활성영역을 정의하는 소자분리막을 반도체기판에 형성하고 STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판 상에 예정된 게이트 영역의 장축방향 중앙부에 소정깊이의 트렌치를 형성한 다음, 상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성함으로써 돌출부가 없는 스타셀 게이트를 형성하여 게이트의 리닝현상없이 채널 길이를 증가시킬 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICES}
도 1 내지 도 3 은 종래기술에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
도 4 내지 도 7 은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위한 STAR-셀 구조 ( STep gated Asymmetry Recess Cell Scheme, 이하에서 “스타셀” 이라 함 ) 의 게이트가 쓰러지는 리닝현상을 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여, MOSFET 제조 공정의 리프레쉬 특성을 향상시키고 채널 길이를 확보할 수 있도록 하기 위하여 비트라인 접합 부분의 반도체기판과 소자분리막을 리세스하는 스타셀 게이트를 도입하였다.
그러나, 기존의 스타셀 게이트는 기판과 소자분리막을 포함하는 라인/스페이스 형태의 노광마스크를 사용하여 리세스 하는 셀 구조로 구성되어, 상기 라인/스페이스 패턴 상에 게이트 물질이 도포될 때 단차진 부분을 경계로 증착 두께 차이가 발생된다.
특히, 게이트 물질인 비정질 실리콘의 증착공정후 열처리하는 경우 두껍게 증착된 부분에서 더 많은 축소 현상이 유발되거나 리닝 ( leaning ) 현상이 일어나게 된다.
이는 결과적으로 게이트 물질이 저장전극 콘택 영역 쪽으로 쏠리는 현상을 나타내게 되어 저장전극 콘택 접합의 취약점으로 작용하게 된다.
도 1 내지 도 3 은 종래기술의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도이다.
상기 도 1 은 석영기판(11) 상에 크롬패턴(13)이 형성된 노광마스크를 도시한 평면도로서, 스타셀 게이트의 형성공정시 돌출부를 구성하는 부분에 차광패턴인 크롬패턴(도 3 의 23)이 형성된 것이다.
이때, 상기 돌출부는 활성영역을 교차하며 통과하는 두 개의 게이트 저부에 걸쳐 형성된 것이다.
상기 도 2 는 상기 도 1 의 STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판 상에 돌출부 및 게이트를 형성한 것을 도시한 평면도이고, 상기 도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(21) 상에 활성영역(24)을 정의하는 트 렌치형 소자분리막(23)을 형성한다. 이때, 상기 트렌치형 소자분리막(23)은 반도체 기판(21) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, 상기 도 1 의 STR 마스크를 이용한 사진식각공정으로 활성영역(24) 및 소자분리영역을 지나가는 돌출부(25)를 형성한다.
전체표면상부에 게이트산화막(27), 게이트용 실리콘(29), 고융점 금속층(31) 및 하드마스크층(33)을 적층한다. 이때, 상기 게이트용 실리콘(29)은 비정질 형태로 형성한 후 열처리하여 형성하고, 상기 고융점 금속층(31)은 텅스텐 실리사이드층으로 형성한 것이며, 상기 하드마스크층(33)은 실리콘질화막으로 형성한 것이다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 게이트(35)를 형성한다.
이때, 상기 게이트(35)는 상기 돌출부(25)에 걸쳐진 형태로 형성되되, 활성영역(24)의 장축 방향으로 소자분리막이 형성된 소자분리영역 및 활성영역(24)에 각각 하나씩 구비되는 돌출부(25)에 두 개의 게이트(35) 저부가 걸쳐진 형태로 형성된 것이다.
상기 게이트(35) 측벽에 절연막 스페이서(37)를 형성한다. 이때, 상기 절연막 스페이서(37)는 전체표면상부에 질화막을 증착하고 이를 이방성식각하여 형성한 것이다.
상술한 바와 같이, 종래기술에 따른 반도체소자의 형성방법은, 스타셀 게이 트를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있으나, 게이트용 실리콘의 결정화 공정시 돌출부의 단차로 인하여 단차가 낮은 부분의 축소가 심하게 되므로 이웃하는 게이트와의 리닝 ( leaning ) 현상이 유발될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 크롬리스 위상반전 기술을 이용하여 돌출부를 형성하는 대신 게이트의 저부에 요부를 형성할 수 있도록 함으로써 리닝현상을 억제하며 채널길이를 증가시킬 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,
상기 반도체기판 상에 예정된 게이트 영역의 장축방향 중앙부에 트렌치를 형성하되, 크롬리스 위상반전마스크를 STR ( STep gated Asymmetry Recess ) 마스크로 이용하여 실시하는 공정과,
상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성하는 공정을 포함하는 것과,
삭제
삭제
삭제
상기 STR 마스크는 석영기판에 180 도 위상반전영역이 구비되되, 상기 트렌치 영역의 중앙부를 경계부로 하여 상기 석영기판과 위상반전영역이 게이트 장축방향으로 평행하게 구비된 것과,
상기 트렌치는 400 ∼ 700 Å 깊이로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도이다.
도 4 는 석영기판(41)에 위상반전영역(43)을 정의한 STR 마스크를 도시한 평면도로서, 상기 위상반전영역(43)은 상기 석영기판(41)을 식각하여 180 도의 위상반전이 일어나도록 형성한 것이다.
여기서, 상기 위상반전영역(43)은 종래기술의 도 1 에 도시된 돌출부(13)에 형성된 것이다.
도 5 는 상기 도 4 의 STR 마스크를 이용한 노광 및 현상 공정으로 반도체기판(51) 상에 감광막패턴(55)을 형성한 것을 도시한 평면도이고, 도 6 은 상기 도 5 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도이다.
도 5 및 도 6을 참조하면, 반도체기판(51) 상에 활성영역(미도시)을 정의하는 트렌치형 소자분리막(53)을 형성한다. 이때, 상기 트렌치형 소자분리막(53)은 반도체 기판(51) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, 상기 반도체기판(51) 상에 네가티브형 감광막을 도포하고 상기 도 4 의 STR 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 감광막패턴(55)을 형 성한다.
상기 감광막패턴(55)을 마스크로 하여 상기 반도체기판(51)의 활성영역 및 소자분리막(53)을 소정깊이, 예를 들면 400 ∼ 700 Å 깊이로 식각하여 트렌치(57)를 형성한다. 이때, 상기 트렌치(57)는 게이트 영역의 장축방향 중앙부에 형성된 것이다.
도 7을 참조하면, 상기 감광막패턴(55)을 제거하고 트렌치(57)를 포함한 전체표면상부에 게이트산화막(59), 게이트용 실리콘(61), 텅스텐 실리사이드층(63) 및 하드마스크층(65)을 적층한다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 스타셀 구조의 게이트를 형성한다.
이때, 상기 게이트의 채널은 상기 게이트 저부의 트렌치 표면을 따라 형성되어 길이가 증가된다.
그 다음, 상기 게이트 측벽에 절연막 스페이서(67)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 크롬리스 위상반전마스크를 이용한 사진식각공정을 이용하여 반도체기판 상의 게이트 영역 중앙부에 트렌치를 형성한 다음, 이를 매립하는 게이트 물질로 게이트를 패터닝함으로써 게이트의 채널 길이를 증가시킬 수 있도록 하고 리닝현상을 방지할 수 있으며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,
    상기 반도체기판 상에 예정된 게이트 영역의 장축방향 중앙부에 트렌치를 형성하되, 크롬리스 위상반전마스크를 STR ( STep gated Asymmetry Recess ) 마스크로 이용하여 실시하는 공정과,
    상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 STR 마스크는 석영기판에 180 도 위상반전영역이 구비되되, 상기 트렌치 영역의 중앙부를 경계부로 하여 상기 석영기판과 위상반전영역이 게이트 장축방향으로 평행하게 구비된 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 400 ∼ 700 Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
KR1020040103570A 2004-12-09 2004-12-09 반도체 소자의 형성 방법 KR100685599B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040103570A KR100685599B1 (ko) 2004-12-09 2004-12-09 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040103570A KR100685599B1 (ko) 2004-12-09 2004-12-09 반도체 소자의 형성 방법

Publications (2)

Publication Number Publication Date
KR20060064890A KR20060064890A (ko) 2006-06-14
KR100685599B1 true KR100685599B1 (ko) 2007-02-22

Family

ID=37160259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040103570A KR100685599B1 (ko) 2004-12-09 2004-12-09 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR100685599B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945499B1 (ko) 2006-12-01 2010-03-09 주식회사 하이닉스반도체 상변환 기억 소자의 트랜지스터 및 그의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043365B1 (ko) * 2007-09-27 2011-06-21 주식회사 하이닉스반도체 반도체소자의 게이트 및 그 형성방법
CN112382564B (zh) * 2020-11-02 2024-01-19 上海华力集成电路制造有限公司 栅极的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040079518A (ko) * 2003-03-07 2004-09-16 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040079518A (ko) * 2003-03-07 2004-09-16 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국공개특허공보 10-2004-0079518(2004.09.16. 공개 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945499B1 (ko) 2006-12-01 2010-03-09 주식회사 하이닉스반도체 상변환 기억 소자의 트랜지스터 및 그의 제조방법

Also Published As

Publication number Publication date
KR20060064890A (ko) 2006-06-14

Similar Documents

Publication Publication Date Title
US8859367B2 (en) Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
JP2008091871A (ja) フィントランジスタの製造方法
US7462917B2 (en) Semiconductor device and method of fabricating the same
KR100913004B1 (ko) 반도체 소자의 트랜치 형성 방법
KR100685599B1 (ko) 반도체 소자의 형성 방법
KR100609524B1 (ko) 반도체 소자의 형성방법
JP5064687B2 (ja) 半導体素子の製造方法
KR100753125B1 (ko) 새들형 핀 트랜지스터 제조방법
KR100657087B1 (ko) 반도체 소자의 형성 방법
KR20060112853A (ko) 반도체 소자의 형성방법
KR20060064175A (ko) 반도체 소자의 형성 방법
KR20060064891A (ko) 반도체 소자의 형성 방법
KR100533394B1 (ko) 트랜지스터 제조 방법
KR100636921B1 (ko) 반도체 소자의 형성 방법
KR100833435B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20090036283A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100894771B1 (ko) 플래시 메모리 소자의 제조 방법
US20230386843A1 (en) Method for forming semiconductor structure
JP2002026034A (ja) 半導体装置の製造方法
TWI685951B (zh) 非揮發性記憶體結構及其製造方法
KR20060040288A (ko) 반도체 소자의 형성 방법
KR100596802B1 (ko) 반도체 소자의 제조방법
KR20070016630A (ko) 반도체 소자의 제조방법
KR20070070922A (ko) 새들형 핀 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee