KR100945499B1 - 상변환 기억 소자의 트랜지스터 및 그의 제조방법 - Google Patents

상변환 기억 소자의 트랜지스터 및 그의 제조방법 Download PDF

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Abstract

본 발명은 상변환 기억 소자의 트랜지스터 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변환 기억 소자의 트랜지스터는, 소자분리막에 의해 활성영역이 한정되고, 상기 활성영역에서의 게이트 형성 영역 표면에 홈이 구비되며, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분이 리세스되어 상기 활성영역에서의 게이트 형성 영역 측면이 노출된 구조를 갖는 반도체 기판과, 상기 리세스된 소자분리막 부분을 포함하여 상기 표면에 홈이 구비되고 측면이 노출된 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트 및 상기 게이트 양측의 활성영역 내에 형성된 접합영역을 포함한다.

Description

상변환 기억 소자의 트랜지스터 및 그의 제조방법{Transistor of phase change RAM device and method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 상변환 기억 소자의 트랜지스터를 도시한 사시도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 상변환 기억 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 110: 활성영역
120: 소자분리막 130: 홈
140: 게이트 150: 접합영역
본 발명은 상변환 기억 소자의 트랜지스터 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 상변환막의 상변환가 안정적으로 일어날 수 있는 상변환 기억 소자의 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성 의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다.
상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램(DRAM)은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리(Flash Memory)는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 최근들어 상변환 기억 소자(Phase change Random Access Memory:PRAM)가 제안되었다.
이러한 상변환 기억 소자는 비트라인으로부터 상부전극과 상변환막을 통해서 하부전극콘택으로 흐르는 전류에 의해 상기 전극들 사이에 개재된 상변환막이 수 ㏀의 낮은 저항을 갖는 결정질 상태(crystalline state)와 수 ㏁의 높은 저항을 갖는 비정질 상태(amorphouse state)의 두 가지 상태로 상변환가 일어나는 것으로부터 상기 결정질 상태와 비정질 상태간 저항 차이를 이용해 셀에 저장된 정보를 판별하게 된다.
이러한, 상기 상변환 기억 소자는 구조가 단순하고, 인접 셀간의 간섭 문제가 없기 때문에 고집적이 가능하며, 수십㎱의 빠른 읽기 속도, 수십∼수백㎱의 비교적 빠른 쓰기 속도를 가지고 있기 때문에 고속 동작이 가능한 것으로 알려져 있다.
또한, 상기 상변환 기억 소자는 기존 씨모스 로직(CMOS logic) 공정과의 연계성이 우수하여 생산 비용을 절감할 수 있어서 상용화 측면에서도 매우 가능성이 있는 메모리로 평가받고 있다.
한편, 상변환 기억 소자에서 상변환에 필요한 전류량을 높이기 위해서는 트랜지스터의 폭(width), 즉, 채널 폭(channel width)을 크게 가져가야 하는데, 고집적화에 따라 반도체 칩의 크기가 작아지게 되면서, 그에 대응하여, 트랜지스터의 폭이 작아지고 있는 실정이다.
이와 같이, 트랜지스터의 폭이 작아지게 되면, 드레인(drain)에서 소오스(soure)로의 흐르는 전류량은 낮아지게 되고, 이로 인해, 상변환막에서의 상변환가 불안정하게 일어나는 현상이 발생된다.
본 발명은 상변환막의 상변환가 안정적으로 일어나도록 할 수 있는 상변환 기억 소자의 트랜지스터 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막에 의해 활성영역이 한정되고, 상기 활성영역에서의 게이트 형성 영역 표면에 홈이 구비되며, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분이 리세스되어 상기 활성영역에서의 게이트 형성 영역 측면이 노출된 구조를 갖는 반도체 기판; 상기 리세스된 소자분리막 부분을 포함하여 상기 표면에 홈이 구비되고 측면이 노출된 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트; 및 상기 게이트 양측의 활성영역 내에 형성된 접합영역;을 포함하는 상변환 기억 소자의 트랜지스터를 제공한다.
여기서, 상기 홈은 500∼1500Å의 깊이를 갖는다.
상기 홈은 사각 형상으로 이루어진 것을 포함한다.
상기 활성영역에서의 게이트 형성 영역 측면은 500∼1500Å이 노출된 것을 포함한다.
또한, 본 발명은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계; 상기 표면에 홈이 구비되고, 측면이 노출된 상기 활성영역의 게이트 형성 영역 및 이에 인접하고 리세스된 소자분리막 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 활성영역 내에 접합영역을 형성하는 단계;를 포함하는 상변환 기억 소자의 트랜지스터 제조방법을 제공한다.
여기서, 상기 홈은 500∼1500Å의 깊이로 형성한다.
상기 홈은 사각 형상으로 형성하는 것을 포함한다.
상기 게이트 형성 영역의 측면은 500∼1500Å을 노출시키는 것을 포함한다.
상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는, 상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성하는 단계; 및 상기 홈이 형성된 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계;로 구성하는 것을 포함한다.
상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계; 및 상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성하는 단계;로 구성하는 것을 포함한다.
상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는, 상기 반도체 기판을 식각함과 동시에 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 동시에 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키도록 수행하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변환 기억 소자의 트랜지스터를 나타낸 사시도이다.
도시된 바와 같이, 반도체 기판(100) 내에 형성된 소자분리막(120)에 의해 활성영역(110)이 한정되어 있다. 상기 활성영역(110)에서의 게이트 형성 영역 일부에만, 예컨대, 상기 활성영역(110)에서의 게이트 형성 영역의 중심 부분에만 홈(130)이 구비되어 있으며, 상기 홈(130)이 형성되지 않은 활성영역(110)에서의 게이트 형성 영역 부분, 즉, 활성영역(110)에서의 게이트 형성 영역 가장자리 부분의 상면이 노출되어 있다. 또한, 상기 활성영역(110)에서의 게이트 형성 영역에 인접한 소자분리막(120) 부분이 리세스되어 상기 활성영역(110)에서의 게이트 형성 영역 측면이 노출되어 있다.
이때, 상기 홈(130)은 500∼1500Å의 깊이로 형성되어지며, 상기 활성영역(110)에서의 게이트 형성 영역 측면은 상기 소자분리막(120)의 리세스에 의해 500∼1500Å 만큼 노출되어진다.
상기 리세스된 소자분리막(120) 부분을 포함하여, 상기 홈(130)의 표면과 상기 노출된 활성영역(110)의 게이트 형성 영역의 상면 및 측면 상에 바(Bar) 타입의 게이트(140)가 형성되어 있으며, 상기 게이트(140) 양측의 활성영역(110) 부분 내에는 접합영역(150)이 형성되어 있다.
이와 같이, 본 발명의 상변환 기억 소자의 트랜지스터는, 게이트가 배치되는 소자분리막 부분이 리세스(recess)됨과 아울러 활성영역에 홈이 구비됨에 따라, 트랜지스터의 채널 폭이 증가되며, 이에 따라, 드레인에서 소오스로 흐르는 전류량이 증가하여 셀의 크기를 작게 하면서도 상변환막의 상변환에 필요한 전류량을 확보할 수 있고, 그래서, 상기 상변환막의 상변환가 안정적으로 일어나도록 할 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 상변환 기억 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 사시도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성영역 및 소자분리영역이 구획된 반도체 기판(100)을 마련한 후, 공지된 공정에 따라 상기 반도체 기판의 소자분리영역 내에 활성영역(110)을 한정하는 소자분리막(120)을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(100)의 활성영역(110) 부분, 예컨대, 상기 활성영역(110)에서의 게이트 형성 영역 중심 부분을 식각하여 500∼1500Å의 깊이를 갖는 홈(130)을 형성한다. 그래서, 상기 홈(130)이 형성되지 않은 활성영역(110)에서의 게이트 형성 영역 부분, 즉, 상기 활성영역(110)에서의 게이트 형성 영역 가장자리 부분의 상면이 노출된다.
이때, 상기 홈(130)은, 바람직하게, 밑면(A)과 높이(B,B')를 갖는 사각 형상으로 형성되도록 수행한다.
도 2c를 참조하면, 상기 활성영역(110)에서의 게이트 형성 영역에 인접한 소자분리막(130) 부분, 즉, 후속에서 게이트가 배치될 소자분리막 부분을 리세스(recess)하여 활성영역(110)에서의 게이트 형성 영역 측면(C,C')을 500∼1500Å 만큼 노출시킨다.
여기서, 본 발명은 반도체 기판(100)의 활성영역(110)에서의 게이트 형성 영역 부분을 식각하여 홈(130)을 형성함과 아울러 활성영역(110)에서의 게이트 형성 영역에 인접한 소자분리막(120) 부분을 리세스함으로써, 상기 활성영역(110)에서의 게이트 형성 영역의 상면 및 측면이 노출되며, 그래서, 동일 면적에 대하여, 종래 보다 트랜지스터의 채널 폭을 증가시킬 수 있다.
구체적으로, 본 발명의 경우는 상기 활성영역(110)에서의 게이트 형성 영역 표면에 밑면(A)과 높이(B,B')를 갖는 홈(130)을 형성함으로써, 상기 홈(130)의 높이만큼 트랜지스터의 채널 폭은 증가하게 되고, 또한, 상기 활성영역(110)에서의 게이트 형성 영역의 중심 부분에만 홈(130)을 형성해서 상기 홈(130)이 형성되지 않은 게이트 형성 영역의 가장자리 부분의 상면을 노출시킴으로써, 상기 노출된 상면 부분의 면적만큼 트랜지스터의 채널 폭은 증가하게 되며, 게다가, 상기 활성영역(110)에서의 게이트 형성 영역에 인접한 상기 소자분리막(120) 부분을 리세스하여 상기 활성영역(110)에서의 게이트 형성 영역 측면(C, C')을 노출시킴으로써, 상기 노출된 게이트 형성 영역 측면(C, C')만큼 트랜지스터의 채널 폭이 증가하게 된다.
따라서, 본 발명은 활성영역을 식각함과 아울러 소자분리막을 리세스함으로써, 도 2c에 도시된 바와 같이, B,B', 그리고, C 및 C'만큼의 채널 폭을 증가시킬 수 있으며, 그래서, 상변환 기억 소자의 상변환막의 상변환에 필요한 전류량을 증가 및 안정적으로 확보할 수 있다.
도 2d를 참조하면, 상기 부분적으로 리세스된 소자분리막(120)을 포함하여, 상기 홈(130)의 표면과 상기 노출된 활성영역(110)의 게이트 형성 영역의 상면 및 측면 상에 게이트 물질들을 차례로 증착한 후, 이들을 식각하여 상기 리세스된 소자분리막(120)을 포함하여, 상기 홈(130)의 표면과 상기 노출된 활성영역(110)의 게이트 형성 영역의 상면 및 측면 상에 바(Bar) 타입의 게이트(140)를 형성한다.
이후, 상기 게이트(140) 양측의 활성영역(110) 내에 불순물 이온주입을 통해 접합영역(150)을 형성하여 본 발명의 실시예에 따른 상변환 기억 소자의 트랜지스터 제조를 완성한다.
한편, 전술한 바와 같이 본 발명의 일 실시예에서는, 상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성하고 나서, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 활성영역에서의 게이트 형성 영역 측면을 노출시켰지만, 본 발명의 다른 실시예로서, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 우선 리세스하여 활성영역에서의 게이트 형성 영역 측면을 노출시키고 나서, 상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 표면에 홈을 형성할 수도 있다.
또한, 본 발명의 또 다른 실시예로서 상기 반도체 기판을 식각함과 동시에 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 표면에 홈을 형성함과 동시에 활성영역에서의 게이트 형성 영역 측면을 노출시킬 수도 있다.
이상에서와 같이, 본 발명은 반도체 기판의 활성영역에서의 게이트 형성 영역에 홈을 형성함과 아울러 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스함으로써 트랜지스터의 채널 폭을 증가시킬 수 있다. 따라서, 본 발명은 트랜지스터의 채널 폭을 증가시켜 드레인에서 소오스로 흐르는 전류량을 증가시킬 수 있으며, 이로써, 결국, 셀의 크기를 작게 하면서도 상변환에 필요한 전류량을 안정적으로 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 반도체 기판의 활성영역에서의 게이트 영역에 홈을 형성함과 아울러 활성영영역에서의 게이트 영역에 인접한 소자분리막을 리세스함으로써, 트랜지스터의 채널 폭을 증가시킬 수 있게 된다.
따라서, 본 발명은 트랜지스터의 채널 폭을 증가시켜 드레인에서 소오스로 흐르는 전류량이 증가시키고, 이로써, 셀의 크기를 작게 하면서도 상변환에 필요한 전류량을 확보할 수 있다.

Claims (13)

  1. 소자분리막에 의해 활성영역이 한정되고, 상기 활성영역에서의 게이트 형성 영역 일부에만 홈이 구비되어 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 부분의 상면이 노출되며, 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분이 리세스되어 상기 활성영역에서의 게이트 형성 영역 측면이 노출된 구조를 갖는 반도체 기판;
    상기 리세스된 소자분리막 부분을 포함하여 상기 홈의 표면과 상기 노출된 활성영역의 게이트 형성 영역의 상면 및 측면 상에 형성된 게이트; 및
    상기 게이트 양측의 활성영역 내에 형성된 접합영역;
    을 포함하는 상변환 기억 소자의 트랜지스터.
  2. 제 1 항에 있어서,
    상기 홈은 500∼1500Å의 깊이를 갖는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터.
  3. 제 1 항에 있어서,
    상기 홈은 사각 형상으로 이루어진 것을 특징으로 하는 상변환 기억 소자의 트랜지스터.
  4. 제 1 항에 있어서,
    상기 활성영역의 게이트 형성 영역 측면은 500∼1500Å이 노출된 것을 특징으로 하는 상변환 기억 소자의 트랜지스터.
  5. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 부분의 상면을 노출시킴과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계;
    상기 리세스된 소자분리막 부분을 포함하여 상기 홈의 표면과 상기 노출된 활성영역의 게이트 형성 영역의 상면 및 측면 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 활성영역 내에 접합영역을 형성하는 단계;
    를 포함하는 상변환 기억 소자의 트랜지스터 제조방법.
  6. 제 5 항에 있어서,
    상기 홈은 500∼1500Å의 깊이로 형성하는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
  7. 제 5 항에 있어서,
    상기 홈은 사각 형상으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터의 제조방법.
  8. 제 5 항에 있어서,
    상기 게이트 형성 영역의 측면은 500∼1500Å을 노출시키는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
  9. 제 5 항에 있어서,
    상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 부분의 상면을 노출시킴과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는,
    상기 반도체 기판의 활성영역 부분을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성 영역에서의 게이트 형성 영역 부분의 상면을 노출시키는 단계; 및
    상기 홈이 형성된 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계;
    로 구성하는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
  10. 제 5 항에 있어서,
    상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 부분의 상면을 노출시킴과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는,
    상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계; 및
    상기 반도체 기판의 활성영역 부분을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성 영역에서의 게이트 형성 영역 부분의 상면을 노출시키는 단계;
    로 구성하는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
  11. 제 5 항에 있어서,
    상기 반도체 기판을 식각하여 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 부분의 상면을 노출시킴과 아울러 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키는 단계는,
    상기 반도체 기판의 활성영역 부분을 식각함과 동시에 상기 활성영역에서의 게이트 형성 영역에 인접한 소자분리막 부분을 리세스하여, 상기 활성영역에서의 게이트 형성 영역 일부에만 홈을 형성해서 상기 홈이 형성되지 않은 활성 영역에서의 게이트 형성 영역 부분의 상면을 노출시킴과 동시에 상기 활성영역에서의 게이트 형성 영역 측면을 노출시키도록 수행하는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
  12. 제 1 항에 있어서,
    상기 홈은 상기 활성영역에서의 게이트 형성 영역의 중심 부분에 구비되어 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 가장자리 부분의 상면이 노출된 것을 특징으로 하는 상변환 기억 소자의 트랜지스터.
  13. 제 5 항에 있어서,
    상기 홈은 상기 활성영역에서의 게이트 형성 영역의 중심 부분을 식각하여 형성해서, 상기 홈이 형성되지 않은 활성영역에서의 게이트 형성 영역 가장자리 부분의 상면을 노출시키는 것을 특징으로 하는 상변환 기억 소자의 트랜지스터 제조방법.
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