KR20070069764A - 상변환 기억 소자 - Google Patents

Abstract

본 발명은 셀 효율(Cell Efficiency)을 향상시킨 상변환 기억 소자를 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 반도체기판; 상기 반도체기판 내에 액티브영역들을 한정하도록 형성된 소자분리막; 상기 반도체기판의 전면 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트; 상기 게이트들 양측의 기판 표면 내에 형성된 소오스/드레인 영역; 상기 소오스/드레인 영역들 상에 각각 바 타입으로 형성된 수 개의 제1콘택플러그; 상기 각 소오스영역과 콘택하도록 형성된 수 개의 제2콘택플러그; 상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드; 상기 금속패드 상에 플러그 형태로 형성된 하부전극; 상기 하부전극 상에 차례로 형성된 상변환막과 상부전극; 상기 상부전극 상에 형성된 제3콘택플러그; 상기 일렬로 배열된 제3콘택플러그들과 콘택하도록 형성된 수 개의 비트라인; 상기 제2콘택플러그 상에 형성된 제4콘택플러그; 및 상기 일렬로 배열된 제4콘택플러그들과 콘택하도록 형성되면서 비트라인들 사이에 배치되게 형성된 전원전압라인;을 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자{Phase change RAM device}

도 1a 내지 도 1h는 본 발명에 따른 상변환 기억 소자를 설명하기 위한 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체기판 2 : 소자분리막

3 : 액티브영역 4 : 게이트

5 : 소오스영역 6 : 드레인영역

7 : 제1콘택플러그 8 : 제2콘택플러그

9 : 금속패드 10 : 하부전극

11 : 상부전극 12 : 제3콘택플러그

13 : 제4콘택플러그 14 : 비트라인

15 : 전원전압라인

본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 셀 효율(Cell Efficiency)을 향상시킨 상변환 기억 소자에 관한 것이다.

기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory; ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변환 기억 소자(Phase Change RAM)가 제안되었다.

상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상기 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티 비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.

한편, 이러한 상변환 기억 소자는 상변환막의 안정적인 상변화를 위해서 1㎃ 이상의 전류 흐름을 필요로 한다. 따라서, 종래의 상변환 기억 소자는 통상의 반도체 소자와는 달리 트랜지스터의 폭(width)을 길게 형성하게 되며, 그리고, 오픈 비트라인(open bit line) 구조 형태를 채택하고 있다.

그러나, 구체적으로 도시하고 설명하지는 않았지만, 종래의 상변환 기억 소자는 셀과 연결되어 있는 비트라인에 인가된 전압과 레퍼런스(reference)로 저항체를 연결하고 있는 기준전압라인에 인가된 기준전압(Vref)간 전압차이를 이용해 센싱(sensing)을 하게 되는데, 저항체를 연결하고 있는 기준전압라인의 경우 센스 앰플리파이어(Sense Amplifire) 영역에 형성되어 있으므로, 비트라인간 피치가 커지게 되며, 이에 따라, 칩 크기가 커지게 되는 등 셀 효율(Cell Efficiency)이 좋지 못한 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 셀 효율을 향상시킨 상변환 기억 소자를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판; 상기 반도체기판 내에 액티브영역들을 한정하도록 형성된 소자분리막; 상기 반도체기판의 전면 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트; 상기 게이트들 양측의 기판 표면 내에 형성된 소오스/드레인 영역; 상기 소오스/드레인 영역들 상에 각각 바 타입으로 형성된 수 개의 제1콘택플러그; 상기 각 소오스영역과 콘택하도록 형성된 수 개의 제2콘택플러그; 상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드; 상기 금속패드 상에 플러그 형태로 형성된 하부전극; 상기 하부전극 상에 차례로 형성된 상변환막과 상부전극; 상기 상부전극 상에 형성된 제3콘택플러그; 상기 일렬로 배열된 제3콘택플러그들과 콘택하도록 형성된 수 개의 비트라인; 상기 제2콘택플러그 상에 형성된 제4콘택플러그; 및 상기 일렬로 배열된 제4콘택플러그들과 콘택하도록 형성되면서 비트라인들 사이에 배치되게 형성된 전원전압라인;을 포함하는 상변환 기억 소자를 제공한다.

여기서, 상기 제1콘택플러그와 제2콘택플러그는 동일층에 동시에 형성된다.

상기 제2콘택플러그는 소오스영역의 측면과 콘택하도록 형성된다.

상기 금속패드는 바 타입 제1콘택플러그의 중간 부분에 배치되게 형성된다.

상기 플러그 형태의 하부전극은 50∼100㎚의 크기를 갖도록 형성된다.

상기 비트라인과 전원전압라인은 동일층에 동시에 형성되며, 또한, 상기 비트라인과 전원전압라인은 동일한 폭을 갖도록 형성되거나, 또는, 서로 다른 폭을 갖도록 형성된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적원리를 설명하면, 본 발명은 오픈 비트라인(Open Bit Line) 구조가 아닌 분리된 비트라인(Shared Bit Line) 구조로 단위 셀이 구성되게 레이아웃한다.

또한, 본 발명은 상변환막의 상변화에 필요한 높은 전류를 얻기 위해 트랜지스터의 폭(width)을 길게 형성한다.

게다가, 본 발명은 소오스/드레인 영역과 콘택하도록 형성하는 콘택플러그를 홀 타입(Hole type)이 아닌 바 타입(Bar type)으로 형성함으로써 콘택 저항을 낮춘다.

아울러, 본 발명은 금속패드를 드레인단에는 형성하고 소오스단에는 형성하지 않음으로써 셀 설계가 용이하도록 하고, 또한, 이러한 금속패드를 바 타입 콘택플러그의 중앙에 배치되도록 함으로써 전류량이 집중화될 수 있도록 한다.

부가해서, 본 발명은 상부전극 상에 형성된 콘택플러그와 전원전압(Vss)이 인가되는 곳위 콘택플러그를 동시에 형성함으로써 공정 단순화를 이룬다.

특별히, 비트라인과 전원전압이 인가되는 전원전압라인을 동일층에 동시에 형성하고, 각각의 단위 셀에 대해 전원전압라인을 형성해서 단위 셀의 프로그래밍시에 개별적으로 전원전압이 인가되도록 함으로써 셀 블럭에 전체적으로 인가되는 전원전압에 비해 누설전류가 감소되도록 한다.

자세하게, 도 1a 내지 도 1h는 본 발명에 따른 상변환 기억 소자를 설명하기 위한 평면도로서, 이를 설명하면 다음과 같다.

먼저, 도 1a는 소자분리막 및 이에 의해 한정된 액티브영역을 설명하기 위한 평면도로서, 도시된 바와 같이, 반도체기판(1) 내에 소자분리막(2)이 형성되어 액티브영역(3)이 한정된다. 여기서, 상기 액티브영역(3)은 직사각형 형태로 한정되며, 지그재그의 형태로 배열되게 한정된다.

그 다음, 도 1b는 게이트 및 소오스/드레인 영역이 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 게이트(4)는 각 액티브영역(3) 상에 두 개의 트랜지스터가 구성되도록 한 쌍이 이격해서 배치되는 형태로 형성되며, 소오스/드레인 영역(5, 6)은 게이트(4) 양측의 액티브영역(3) 내에 형성된다. 이때, 상기 소오스영역(5)은 두 개의 트랜지스터에서 서로 분리되어 형성되는 반면, 드레인영역(6)은 두 개의 트랜지스터에서 서로 공유하도록 형성된다. 즉, 상기 소오스영역(5)은 게이트들(4)의 외측에 배치되게 형성되는 반면, 상기 드레인영역(6)은 게이트들(4) 사이에 배치되게 형성된다.

도 1c는 소오스/드레인 영역에 제1콘택플러그 및 제2콘택플러그가 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 모든 소오스영역(5) 및 드레인영역(6) 상에는 각각 제1콘택플러그(7)가 형성된다. 이때, 상기 제1콘택플러그(7)는 홀 타입으로 형성되는 종래의 그것과는 달리 바 타입으로 형성되며, 이에 따라, 소오스/드레인 영역(5, 6)과의 콘택저항을 낮출 수 있게 되고, 결과적으로, 제조 완료된 상변환 기억 소자에서의 전류량을 높이게 되어 소자의 동작속도를 향상시킬 수 있 게 된다. 또한, 상기 제1콘택플러그(7)는 소오스영역(5)과 드레인영역(6)에 동일 크기로 형성하므로, 후속하는 노광 공정과 식각 공정을 안정적으로 진행할 수 있게 되며, 이에 따라, 트랜지스터의 동작을 안정적으로 가져갈 수 있게 된다.

상기 소오스영역(5)과 콘택하게 제2콘택플러그(8)가 형성된다. 상기 제2콘택플러그(8)는 단위 셀에 전원전압을 인가하기 위해 형성되는 것으로 제1콘택플러그(7)와 동일층에 동시에 형성되며, 바람직하게, 소오스영역(5)의 측면에서 상기 소오스영역(6)과 콘택하도록 형성된다.

계속해서, 도 1d는 금속패드가 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 드레인영역(6) 상에 형성된 제1콘택플러그(7) 상에 각각 금속패드(9)가 형성된다. 이때, 상기 금속패드(9)는 전류량이 집중화될 수 있게 드레인단, 즉, 드레인영역(6) 상에 형성된 바 타입 제1콘택플러그(7)의 중간 부분에 배치되게 형성된다.

한편, 상기 금속패드(9)는 종래의 그것과는 달리 드레인단에는 형성되는 반면, 소오스단에는 형성되지 않으며, 이에 따라, 칩 크기를 줄일 수 있는 등, 셀 설계를 용이하게 할 수 있다.

다음으로, 도 1e는 하부전극이 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 각 금속패드(9) 상에 상변환 셀의 하부전극(10)이 형성된다. 이때, 상기 하부전극(10)은 100㎚ 이하, 바람직하게, 50∼100㎚의 크기를 갖는 플러그의 형태로 형성된다.

도 1f는 상변환 셀이 구성된 상태를 도시한 평면도로서, 도시된 바와 같이, 각 하부전극 상에 상변환막(도시안됨)과 상부전극(11)이 차례로 형성되고, 이에 따라, 하부전극과 상변환막 및 상부전극의 적층 구조로 이루어지는 상변환 셀이 구성된다. 이때, 상기 상변환막은 그 크기를 크게 할 수록 상변화에 필요한 전류가 낮아지므로 상변환막과 상부전극을 크게 형성하여 상변화에 필요한 전류량을 낮추는 것이 바람직하다.

그 다음, 도 1g는 제3콘택플러그 및 제4콘택플러그가 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 각 상변환 셀에서의 상부전극(11) 상에 제3콘택플러그(12)가 형성되며, 아울러, 소오스영역(5)과 콘택하도록 형성된 제2콘택플러그과 콘택하게 제4콘택플러그(13)가 형성된다. 이때, 상기 제3콘택플러그(12)와 제4콘택플러그(13)는 동일층에 동시에 형성된다.

도 1h는 비트라인 및 전원전압라인이 형성된 상태를 도시한 평면도로서, 도시된 바와 같이, 일렬로 배열된 제3콘택플러그들(12)과 콘택하도록 수 개의 비트라인들(14)이 형성되며, 또한, 비트라인들(14) 사이에는 마찬가지로 일렬로 배열된 제4콘택플러그들(13)과 콘택하도록 전원전압라인(15)이 형성된다. 이때, 상기 비트라인(14)과 전원전압라인(5)은 동일층에 동시에 형성되며, 또한, 상호간에 동일한 폭을 갖도록 형성되거나, 또는, 서로 다른 폭을 갖도록 형성된다.

여기서, 본 발명은 상기 전원전압라인(15)을 각 단위 셀의 프로그래밍시 개별적으로 전원전압이 인가되도록 하는 구조로 형성하기 때문에 셀 블럭 전체적으로 전원전압을 인가하는 종래의 경우와 비교해서 누설전류를 줄일 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 향상시킬 수 있게 된다.

이상에서와 같이, 본 발명은 단위 셀을 분리된 비트라인 구조로 형성하고, 접합영역 상에 형성되는 제1콘택플러그를 바 타입으로 형성하므로, 콘택 저항을 낮출 수 있고, 이에 따라, 소자 특성을 향상시킬 수 있다.

또한, 본 발명은 비트라인들 사이에 전원전압라인을 배치시킴으로써 공정의 효율화를 얻음은 물론 각 단위 셀에 개별적으로 전원전압을 인가할 수 있어서 소자 특성을 더욱 향상시킬 수 있다.

게다가, 본 발명은 비트라인 및 전원전압라인의 위치를 변경함으로써 셀 효율을 높일 수 있고, 이에 따라, 고집적화된 상변환 기억 소자를 구현할 수 있다.

이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

Claims (8)

1. 반도체기판;

   상기 반도체기판 내에 액티브영역들을 한정하도록 형성된 소자분리막;

   상기 반도체기판의 전면 상에 각 액티브영역에 한 쌍이 배치되게 형성된 수 개의 게이트;

   상기 게이트들 양측의 기판 표면 내에 형성된 소오스/드레인 영역;

   상기 소오스/드레인 영역들 상에 각각 바 타입으로 형성된 수 개의 제1콘택플러그;

   상기 각 소오스영역과 콘택하도록 형성된 수 개의 제2콘택플러그;

   상기 드레인영역 상의 제1콘택플러그 상에 형성된 금속패드;

   상기 금속패드 상에 플러그 형태로 형성된 하부전극;

   상기 하부전극 상에 차례로 형성된 상변환막과 상부전극;

   상기 상부전극 상에 형성된 제3콘택플러그;

   상기 일렬로 배열된 제3콘택플러그들과 콘택하도록 형성된 수 개의 비트라인;

   상기 제2콘택플러그 상에 형성된 제4콘택플러그; 및

   상기 일렬로 배열된 제4콘택플러그들과 콘택하도록 형성되면서 비트라인들 사이에 배치되게 형성된 전원전압라인;

   을 포함하는 것을 특징으로 하는 상변환 기억 소자.
2. 제 1 항에 있어서,

   상기 제1콘택플러그와 제2콘택플러그는 동일층에 동시에 형성된 것을 특징으로 하는 특징으로 하는 상변환 기억 소자.
3. 제 1 항에 있어서,

   상기 제2콘택플러그는 소오스영역의 측면과 콘택하도록 형성된 것을 특징으로 하는 특징으로 하는 상변환 기억 소자.
4. 제 1 항에 있어서,

   상기 금속패드는 바 타입 제1콘택플러그의 중간 부분에 배치되게 형성된 것을 특징으로 하는 상변환 기억 소자.
5. 제 1 항에 있어서,

   상기 플러그 형태의 하부전극은 50∼100㎚의 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
6. 제 1 항에 있어서,

   상기 비트라인과 전원전압라인은 동일층에 동시에 형성된 것을 특징으로 하는 상변환 기억 소자.
7. 제 1 항에 있어서,

   상기 비트라인과 전원전압라인은 동일한 폭을 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
8. 제 1 항에 있어서,

   상기 비트라인과 전원전압라인은 서로 다른 폭을 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.

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