KR20060064891A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 형성된 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)의 게이트가 쓰러지는 리닝현상을 억제할 수 있도록 하기 위하여,
활성영역을 정의하는 소자분리막을 반도체기판에 형성하고 STR ( STep gated Asymmetry Recess ) 용 제1마스크와 제2마스크를 이용한 이중노광공정으로 상기 활성영역 상의 게이트 영역에 트렌치를 형성한 다음, 상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성함으로써 돌출부가 없는 스타셀 게이트를 형성하여 게이트의 리닝현상없이 채널 길이를 증가시킬 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICES}
도 1 내지 도 3 은 종래기술에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
도 4 내지 도 7 은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위한 STAR-셀 구조 ( STep gated Asymmetry Recess Cell Scheme, 이하에서 “스타셀” 이라 함 ) 의 게이트가 쓰러지는 리닝현상을 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여, MOSFET 제조 공정의 리프레쉬 특성을 향상시키고 채널 길이를 확보할 수 있도록 하기 위하여 비트라인 접합 부분의 반도체기판과 소자분리막을 리세스하는 스타셀 게이트를 도입하였다.
그러나, 기존의 스타셀 게이트는 기판과 소자분리막을 포함하는 라인/스페이스 형태의 노광마스크를 사용하여 리세스 하는 셀 구조로 구성되어, 상기 라인/스페이스 패턴 상에 게이트 물질이 도포될 때 단차진 부분을 경계로 증착 두께 차이가 발생된다.
특히, 게이트 물질인 비정질 실리콘의 증착공정후 열처리하는 경우 두껍게 증착된 부분에서 더 많은 축소 현상이 유발되거나 리닝 ( leaning ) 현상이 일어나게 된다.
이는 결과적으로 게이트 물질이 저장전극 콘택 영역 쪽으로 쏠리는 현상을 나타내게 되어 저장전극 콘택 접합의 취약점으로 작용하게 된다.
도 1 내지 도 3 은 종래기술의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도이다.
상기 도 1 은 석영기판(11) 상에 크롬패턴(13)이 형성된 노광마스크를 도시한 평면도로서, 스타셀 게이트의 형성공정시 돌출부를 구성하는 부분에 차광패턴인 크롬패턴(23)이 형성된 것이다.
이때, 상기 돌출부는 활성영역을 교차하며 통과하는 두 개의 게이트 저부에 걸쳐 형성된 것이다.
상기 도 2 는 상기 도 1 의 STR ( STep gated Asymmetry Recess ) 마스크를 이용하여 반도체기판 상에 돌출부 및 게이트를 형성한 것을 도시한 평면도이고, 상기 도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(21) 상에 활성영역(24)을 정의하는 트 렌치형 소자분리막(23)을 형성한다. 이때, 상기 트렌치형 소자분리막(23)은 반도체 기판(21) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, 상기 도 1 의 STR 마스크를 이용한 사진식각공정으로 활성영역(24) 및 소자분리영역을 지나가는 돌출부(25)를 형성한다.
전체표면상부에 게이트산화막(27), 게이트용 실리콘(29), 고융점 금속층(31) 및 하드마스크층(33)을 적층한다. 이때, 상기 게이트용 실리콘(29)은 비정질 형태로 형성한 후 열처리하여 형성하고, 상기 고융점 금속층(31)은 텅스텐 실리사이드층으로 형성한 것이며, 상기 하드마스크층(33)은 실리콘질화막으로 형성한 것이다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 게이트(35)를 형성한다.
이때, 상기 게이트(35)는 상기 돌출부(25)에 걸쳐진 형태로 형성되되, 활성영역(24)의 장축 방향으로 소자분리막이 형성된 소자분리영역 및 활성영역(24)에 각각 하나씩 구비되는 돌출부(25)에 두 개의 게이트(35) 저부가 걸쳐진 형태로 형성된 것이다.
상기 게이트(35) 측벽에 절연막 스페이서(37)를 형성한다. 이때, 상기 절연막 스페이서(37)는 전체표면상부에 질화막을 증착하고 이를 이방성식각하여 형성한 것이다.
상술한 바와 같이, 종래기술에 따른 반도체소자의 형성방법은, 스타셀 게이 트를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있으나, 게이트용 실리콘의 결정화 공정시 돌출부의 단차로 인하여 단차가 낮은 부분의 축소가 심하게 되므로 이웃하는 게이트와의 리닝 ( leaning ) 현상이 유발될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 크롬리스 위상반전 기술을 이용하여 돌출부를 형성하는 대신 게이트의 저부에 요부를 형성할 수 있도록 함으로써 리닝현상을 억제하며 채널길이를 증가시킬 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,
STR ( STep gated Asymmetry Recess ) 용 제1마스크와 제2마스크를 이용한 이중노광공정으로 상기 활성영역 상의 게이트 영역에 트렌치를 형성하는 공정과,
상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성하는 공정을 포함하는 것과,
상기 STR 용 제1마스크는 하나의 게이트 영역 중앙부에서 이웃하는 게이트 영역 중앙부까지 중첩되는 선폭의 위상반전영역이 구비되되, 위상반전영역 및 석영기판이 교번하여 구비되는 크롬리스 위상반전마스크인 것과,
상기 위상반전영역이 게이트 영역의 장축방향을 따라 형성된 것과,
상기 STR 용 제2마스크는 하나의 활성영역 중앙부에서 상기 활성영역의 단축방향으로 이웃하는 활성영역의 중앙부까지 중첩되는 선폭의 위상반전영역이 구비되되, 위상반전영역 및 석영기판이 교번하여 구비되는 크롬리스 위상반전마스크인 것과,
상기 제2마스크의 위상반전영역/석영기판의 경계부가 활성영역 상의 게이트 영역에서 상기 제1마스크의 위상반전영역/석영기판 경계부와 교차되는 것과,
상기 이중노광공정은 제1마스크를 이용한 노광공정과 제2마스크를 이용한 노광공정시 단일 노광공정의 1/2 ∼ 1/3 의 에너지로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도이다.
상기 도 4 는 도 4a 의 STR 용 제1마스크와 도 4b 의 STR 용 제2마스크로 구성된다.
상기 도 4a 는 종래기술의 도 1 과 같이 디자인된 STR 마스크와 같은 형태인 게이트 영역과 평행한 형태로 디자인된 제1마스크를 도시한 평면도로서, 상기 도 1 의 돌출부(13)에 해당되는 영역의 석영기판(41)을 식각하여 위상반전영역(43)을 정의함으로써 크롬리스 ( chromeless ) 위상반전마스크를 형성한 것이다.
보다 상세하게, 상기 STR 용 제1마스크는 하나의 게이트 영역 중앙부에서 이웃하는 게이트 영역 중앙부까지 중첩되는 선폭의 위상반전영역(43)이 구비되되, 위상반전영역(43) 및 석영기판(41)이 교번하여 구비되는 크롬리스 위상반전마스크로 디자인된 것이다.
상기 도 4b 는 상기 도 4a 의 제1마스크와 수직된 형태로 디자인된 제2마스크를 도시한 평면도로서, 위상반전영역(47)과 석영기판(45)의 경계부분이 반도체기판 상의 활성영역을 지나도록 형성한 크롬리스 위상반전마스크를 형성한 것이다.
보다 상세하게, 상기 STR 용 제2마스크는 하나의 활성영역 중앙부에서 상기 활성영역의 단축방향으로 이웃하는 활성영역의 중앙부까지 중첩되는 선폭의 위상반전영역(47)이 구비되되, 위상반전영역(47) 및 석영기판(45)이 교번하여 구비되는 크롬리스 위상반전마스크로 디자인된 것이다. 또한, 상기 위상반전영역(47)/석영기판(43)의 경계부가 활성영역 상의 게이트 영역에서 상기 제1마스크의 위상반전영역(43)/석영기판(41) 경계부와 교차되도록 디자인된 것이다.
도 5a 및 도 5b 는 상기 도 4a 및 도 4b 의 제1,2마스크를 이용한 노광 및 현상 공정으로 각각 형성되는 네가티브형 감광막패턴을 도시한 평면도이다.
도 6a 는 상기 도 4a 및 도 4b 의 제1,2마스크를 이용한 이중노광공정으로 반도체기판에 트렌치를 형성한 것을 도시한 평면도이며, 도 6b 는 상기 도 6a 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도이다.
도 6a를 참조하면, 반도체기판(51) 상에 활성영역(80)을 정의하는 트렌치형 소자분리막(53)을 형성한다. 이때, 상기 트렌치형 소자분리막(53)은 반도체 기판(51) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, 상기 반도체기판(51) 상에 네가티브형 감광막을 도포하고 상기 도 4a 의 제1마스크를 이용한 노광공정을 실시하고 상기 도 4b의 제2마스크를 이용한 노광공정을 실시하는 이중노광공정을 실시한 다음, 현상 공정으로 패터닝하여 감광막패턴(55)을 형성한다. 이때, 상기 감광막패턴(55)은 활성영역(80)을 지나는 두 개의 게이트 영역(100)에 트렌치를 형성할 수 있는 형태로 형성된 것이다.
여기서, 상기 이중노광공정은 일반적인 단일 노광공정에 사용되는 에너지의 1/2 ∼ 1/3 세기로 실시한 것이다.
그 다음, 상기 감광막패턴(55)을 마스크로 하여 상기 반도체기판(51)의 활성영역(80) 및 소자분리막(53)을 소정깊이, 예를 들면 400 ∼ 700 Å 깊이로 식각하여 트렌치(57)를 형성한다. 이때, 상기 트렌치(57)는 활성영역(80)에 위치하는 게이트 영역(100)에 형성된 것이다.
도 7을 참조하면, 상기 감광막패턴(55)을 제거하고 트렌치(57)를 포함한 전체표면상부에 게이트산화막(59), 게이트용 실리콘(61), 텅스텐 실리사이드층(63) 및 하드마스크층(65)을 적층한다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 스타셀 구조의 게이트(69)를 형성한다.
이때, 상기 게이트의 채널은 상기 게이트 저부의 트렌치 표면을 따라 형성되어 길이가 증가된다.
그 다음, 상기 게이트 측벽에 절연막 스페이서(67)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 활성영역 상의 게이트 영역에서 위상반전영역과 석영기판의 경계부가 위치하도록 두 개의 크롬리스 위상반전마스크로 이중노광하여 활성영역 상의 게이트 영역에 위치한 반도체기판에 트렌치를 형성하고 후속 공정으로 게이트를 형성함으로써 게이트의 채널 길이를 증가시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,
    STR ( STep gated Asymmetry Recess ) 용 제1마스크와 제2마스크를 이용한 이중노광공정으로 상기 활성영역 상의 게이트 영역에 트렌치를 형성하는 공정과,
    상기 트렌치 표면을 포함한 전체표면상부에 게이트 물질층을 형성하고 이를 패터닝하여 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 STR 용 제1마스크는 하나의 게이트 영역 중앙부에서 이웃하는 게이트 영역 중앙부까지 중첩되는 선폭의 위상반전영역이 구비되되, 위상반전영역 및 석영기판이 교번하여 구비되는 크롬리스 위상반전마스크인 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 2 항에 있어서,
    상기 위상반전영역이 게이트 영역의 장축방향을 따라 형성된 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 STR 용 제2마스크는 하나의 활성영역 중앙부에서 상기 활성영역의 단축방향으로 이웃하는 활성영역의 중앙부까지 중첩되는 선폭의 위상반전영역이 구비되되, 위상반전영역 및 석영기판이 교번하여 구비되는 크롬리스 위상반전마스크인 것을 특징으로 하는 반도체소자의 형성방법.
  5. 제 4 항에 있어서,
    상기 제2마스크의 위상반전영역/석영기판의 경계부가 활성영역 상의 게이트 영역에서 상기 제1마스크의 위상반전영역/석영기판 경계부와 교차되는 것을 특징으로 하는 반도체소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 이중노광공정은 제1마스크를 이용한 노광공정과 제2마스크를 이용한 노광공정시 단일 노광공정의 1/2 ∼ 1/3 의 에너지로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
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