KR100881731B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 충분한 채널 폭을 확보하고, 용이하게 형성되는 활성영역을 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다. 이를 위해 본 발명은, 기판에 형성된 소자분리막, 상기 기판상에 형성되고, 상기 기판의 활성영역의 단축방향으로 교차하는 복수 개의 게이트 라인 및 상기 게이트 라인의 양측으로 노출된 상기 활성영역의 측벽과 접속된 콘택 플러그를 포함하는 반도체 소자를 제공한다.
활성영역, 콘택플러그, 콘택홀, 소자분리막, 게이트

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 및 도 1b는 각각 종래기술에 따른 6F2구조 셀과 8F2구조 셀의 활성영역을 나타낸 평면도.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도.
도 3는 종래기술에 해당하는 도 1b의 Ⅰ-Ⅰ'간 절단면을 보여주는 도면.
도 4는 본 발명의 일실시예에 해당하는 도 2의 Ⅱ-Ⅱ'간 절단면을 보여주는 도면.
도 5a 내지 도 5h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 활성영역 202 : 소자분리막
203 : 게이트 라인
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 활성영역과 콘택플러그의 형성 공정에 관한 것이다.
현재 DRAM(Dynamic Random Access Memory)과 같은 반도체 소자의 제작에 있어서, 소자가 미세할수록 채널(channel)의 길이 및 폭이 작아지기 때문에 누설전류(leakage current)가 커지고 동작속도가 낮아지는 등, 원하는 DRAM 특성을 얻기 힘들다.
이러한 문제들 중, 채널의 길이가 짧아지는 문제를 극복하기 위해 리세스 게이트(recess gate) 및 벌브형 리세스 게이트(bulb recess gate)가 개발되었고, 채널의 폭이 작아져 동작전류가 낮아지는 문제를 극복하기 위해 핀 게이트(fin gate)가 개발되었으며, 위의 두가지 문제점을 극복하는 새들 게이트(saddle gate)가 개발되었다.
그러나, 이러한 게이트들은 복잡한 공정을 통해 제조되는 것으로써, 관련 공정이 매우 어렵고, 문턱전압을 제어하기가 어렵다는 단점이 있다.
한편, DRAM 소자의 셀(cell)의 구조는 8F2구조와 6F2구조의 셀이 혼재하고 있다. 6F2구조의 셀의 경우, 8F2구조의 셀과 대비하여 셀의 면적을 25%가량 절감할 수 있다. 하지만, 8F2구조의 셀보다 축전용량이 33%가량 감소되고, 채널폭을 넓히는 것이 힘들다는 단점이 존재하여 이용분야가 극히 제한적이다.
이에 반하여 8F2구조의 셀은 6F2구조의 셀과 달리, 기판의 활성영역(active)을 장축방향에서 중앙 부분을 볼록하게 형성하여 채널 폭을 증가시킬 수 있기 때문에 트랜지스터의 성능을 극대화할 수 있다는 장점이 있다. 이를 뒷받침하는 도면으로, 도 1a 및 도 1b는 각각 종래기술에 따른 6F2구조 셀과 8F2구조 셀의 활성영역을 나타낸 평면도이다.
먼저, 도 1a를 참조하면, 6F2구조 셀의 활성영역(11A)이 제1 방향(x)과 평행하게 일정한 두께로 형성된 것을 볼 수 있다.
그리고, 도 1b를 참조하면, 8F2구조 셀의 활성영역(11B)이 제1 방향(x)과 평행하되, 제1 방향(x)과 평행한 활성영역(11B)의 장축 중앙이 제2 방향(y)으로 볼록한 것을 볼 수 있다.
두 도면을 비교해보면, 상술한 바와 같이 장축 중앙이 볼록한 활성영역(11b)으로 인해 8F2구조 셀이 일정한 두께의 활성영역(11a)을 갖는 6F2구조 셀보다 셀 면적을 많이 차지하여 셀 면적 효율이 떨어지는 것을 알 수 있다.
그러나, 위와 같은 단점을 갖는 8F2구조 셀이지만, 채널 폭 면에서 6F2구조 셀의 채널 폭(CNL1)보다 넓기(CNL2>CNL1) 때문에, 넓은 채널 폭을 요하는 반도체 소자에 있어서 8F2구조의 셀이 효율적일 수 있다.
그러나, 이와 같은 장점을 갖는 8F2구조의 셀도 단점이 존재하는데, 활성영역(11B)의 장축 중앙 부분을 볼록하게 형성하는 방법이 난이도가 높고, 특히 활성영역(11B)의 장축 길이를 일정하게 만드는 것이 어렵다. 이는 리세스 게이트(recess gate)의 경우 두드러지게 나타나는데, 장축의 길이를 일정하게 만들지 못하였을 경우, 활성영역(11B)의 장축 끝부분이 리세스 영역과 중첩되는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 충분한 채널 폭을 확보하고, 용이하게 형성되는 활성영역을 제공하는 반도체 소자 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 충분한 콘택 면적을 확보하는 반도체 소자 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판에 형성된 소자분리막, 상기 기판상에 형성되고, 상기 기판의 활성영역의 단축방향으로 교차하는 복수 개의 게이트 라인 및 상기 게이트 라인의 양측으로 노출된 상기 활성영역의 측벽과 접속된 콘택 플러그를 포함하는 반도체 소자를 제공한다.
또한, 기판에 소자분리막을 형성하는 단계, 상기 기판의 활성영역의 단축방향으로 교차하는 복수 개의 게이트 라인을 상기 기판상에 형성하는 단계, 상기 게이트 라인의 양측으로 노출된 상기 활성영역의 측벽을 노출시키는 단계 및 노출된 상기 활성영역의 측벽과 접속하는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다. 그리고, 도 1b의 8F2구조 셀과 비교하여 설명한다.
도 2를 참조하면, 8F2구조 셀의 장점인 넓은 채널 폭을 확보하면서, 활성영역의 패턴 형성 공정을 단순화시키기 위해 기존 도 1b에서 하나의 활성영역(11B)이 4개의 게이트 라인(13B)과 접하는 방식을 벗어나, 도 2에서는 하나의 활성영역(101)이 2개의 게이트 라인(103)과 접하는 방식을 사용한다. 이때, 활성영역(101)의 폭(CD1)은 적어도 기존 8F2구조 셀의 장점인 넓은 채널 폭을 확보하기 위한 면적인 것이 바람직하고, 이 폭(CD1)은 접하는 2개의 게이트 라인(103) 모두 동일한 폭인 것이 바람직하다.
이렇게 적어도 기존 8F2구조 셀의 장점인 넓은 채널 폭을 확보하기 위한 면적을 확보하기 위해서는 'CD1'폭의 반대 방향 즉, 장축방향의 길이는 짧아지게 된다.
때문에, 콘택플러그와 연결되는 활성영역의 면적은 감소하게 된다.
도 3는 종래기술에 해당하는 도 1b의 Ⅰ-Ⅰ'간 절단면을 보여주는 도면이고, 도 4는 본 발명의 일실시예에 해당하는 도 2의 Ⅱ-Ⅱ'간 절단면을 보여주는 도면이다. 그리고, 설명의 편의상, 대응되는 도면의 도면부호를 인용하여 설명한다.
우선, 도 3을 참조하면, 4개의 게이트 라인(13B) 사이의 활성영역(11B), 즉, 콘택 플러그(contact plug)가 형성될 예정 영역(14)의 면적이 충분히 확보(CNT1)된 것을 볼 수 있다.
그러나, 종래의 문제점인 활성영역(11B)을 형성하기 위한 공정의 어려움으로 인해 위와 같은 장점을 갖는 방식이라도 변형이 필요하게 된 것이다.
이 필요성에 부응하는 본 발명의 일실시예의 도면인 도 4를 참조하면, 하나의 활성영역(201)에 두 개의 게이트 라인(G2, G3)만이 접하는 가운데, 콘택 플러그가 형성될 예정영역(204)에는 콘택 면적을 확보하기 위해 활성영역(201)과 접하는 소자분리막(202)의 일부를 제거하였다. 따라서, 활성영역(201)의 상부 뿐만 아니라 측벽의 일부까지 콘택 면적으로 활용하여 충분한 콘택 면적(CNT2)을 확보할 수 있다. 소자분리막(202)의 일부 제거에 의해 노출되는 활성영역(201) 측벽의 깊이는 활성영역(201)의 상부 표면을 경계로 100~1000Å이다.
이와 같은 본 발명의 일실시예를 제조하기 위한 방법으로써, 도 5a 내지 도 5h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.
우선, 도 5a는 기판(301)에 하드마스크 패턴(302)을 형성하고, 이를 식각마스크로 기판(301)을 식각하여 트렌치(trench)를 형성한 형태를 보여주는 평면도이고, 도 5b는 도 5a의 Ⅲ-Ⅲ'의 절단면에 따른 단면도이다.
여기서, 하드마스크 패턴(302)이 형성된 영역이 활성영역(303)에 해당하는데, 제1 방향(x)으로 두꺼운 두께를 갖고 있으며, 제2 방향(y)으로 인접하는 다른 활성영역과 중복되는 영역이 종래기술인 도 1a 및 도 1b에 비하여 짧다.
그리고, 트렌치가 형성된 후에는 하드마스크 패턴(302)을 제거한다.
다음으로, 도 5c에 도시된 바와 같이, 트렌치에 소자분리막(304)을 매립한다.
소자분리막(304)은 트렌치 내면에 열산화막을 형성시키고, 그 상부에 누설전류를 억제할 목적으로 라이너(liner) 질화막을 형성시킨다. 이후, 갭필(gap fill) 특성이 우수한 HDP(High Density Plasma) 산화막을 매립하여 형성한다.
다음으로, 도 5d 및 도 5e에 도시된 바와 같이, 기판(301) 상부에 게이트 라인(G1~G4)을 형성한다.
게이트 라인(G1~G4)은 워드라인(word line)을 의미하며, 게이트 절연막, 게이트 전도막, 게이트 금속막, 게이트 하드마스크 및 게이트 스페이서(spacer)로 이루어진다.
그리고, 소자분리막(304) 상에 형성된 게이트 라인(G1, G4)는 활성영역(303) 과 인접하는 다른 활성영역과 교차하는 게이트 라인에 해당한다.
이어서, 게이트 라인(G1~G4)이 형성된 결과물 상에 절연막(305)을 형성한다.
절연막(305)은 층간을 절연하기 위한 목적으로 사용되는데, 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
다음으로, 도 5f에 도시된 바와 같이, 절연막(305) 상에 콘택 플러그용 마스크(306)를 형성하고, 이를 식각마스크로 절연막(305)을 식각하여 콘택홀(307)을 형성한다.
이때, 활성영역(303)과 인접하는 소자분리막(304)의 일부를 함께 제거한다. 또는 별도의 식각 공정을 진행하여 활성영역(303)과 인접하는 소자분리막(304)의 일부를 리세스시킨다. 이때의 리세스 깊이는 활성영역(303)의 표면을 경계로 100~1000Å이고, 건식 식각 및 습식 식각을 단독 혹은 조합하여 진행할 수 있다.
소자분리막(304)을 리세스시키는 이유는 앞서 설명한 바와 같이 충분한 콘택 면적(CNT2)을 확보하기 위해서이다.
콘택 면적을 확보하기 위한 또 다른 실시예로 도 5g를 들 수 있는데, 도 5g에서는 소자분리막(304)을 리세스시키기 않고, 콘택 면적이 좁은 활성영역(303)에 트렌치(308)를 형성하여 콘택 면적(CNT3)을 확보한다. 여기서 콘택 면적(CNT3)은 트렌치(308)의 폭 및 깊이에 의해 결정된다.
다음으로, 도 5h에 도시된 바와 같이, 콘택 플러그용 박막을 매립한 후, 평탄화 공정을 진행하여 콘택 플러그(309)를 형성한다.
평탄화 공정은 에치 백(etch back) 공정 또는 화학적 기계적 연마((Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
본 발명의 일실시예를 정리해 보면, 일실시예에서는 종래의 8F2구조 셀의 활성영역보다 짧은 장축길이를 갖는 활성영역을 형성한다. 이렇게 할 경우 전체적으로 균일한 형태의 활성영역을 얻을 수 있고, 그만큼 채널의 폭을 증가시킬 수 있다. 그리고, 장축길이가 짧은 활성영역으로 인해 콘택 면적이 감소하는 문제점은 활성영역의 측벽면을 노출시켜서 충분한 콘택 면적을 확보한다.
따라서, 콘택 저항을 감소시킬 수 있을 뿐만 아니라, 채널 폭을 확장하기 위해 돌기형 채널형성 방법(핀형 게이트)을 사용하지 않아 공정이 매우 단순하고 용이하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 실시예에서 게이트 라인은 플래너(planner) 타입의 게이트를 도시 하였으나, 벌브형 게이트 또는 다각형 리세스 게이트를 포함할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 다음과 같은 효과를 얻는다.
첫째, 충분한 채널 폭을 확보할 수 있어서, 셀 성능이 우수하다.
둘째, 8F2구조 셀과 같이 활성영역의 중앙 부분을 볼록하게 만들지 않아도 되기 때문에 패터닝이 용이하다.
따라서, 안정성 및 신뢰성 높은 반도체 소자를 제조할 수 있다.

Claims (12)

  1. 기판에 형성된 소자분리막;
    상기 기판상에 형성되고, 상기 기판의 활성영역의 단축방향으로 교차하는 복수 개의 게이트 라인; 및
    상기 소자분리막과 인접하고, 상기 게이트 라인의 양측으로 노출된 상기 활성영역의 측벽과 접속된 콘택 플러그
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성영역의 측벽은 상기 소자분리막이 리세스되어 노출된 활성영역의 측벽인 반도체 소자.
  3. 제1항에 있어서,
    상기 활성영역의 측벽은 상기 활성영역을 식각하여 형성된 트렌치의 내부 측벽을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 라인은 상기 활성영역의 장축방향으로 인접하는 다른 활성영역과 접하지 않는 반도체 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 활성영역의 측벽의 깊이는 상기 활성영역의 상부 표면을 경계로 100~1000Å인 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 라인은 벌브형 리세스 게이트 또는 다각형 리세스 게이트인 반도체 소자.
  7. 기판에 소자분리막을 형성하는 단계;
    상기 기판의 활성영역의 단축방향으로 교차하는 복수 개의 게이트 라인을 상기 기판상에 형성하는 단계;
    상기 게이트 라인의 양측으로 노출된 상기 활성영역의 측벽을 노출시키는 단계; 및
    노출된 상기 활성영역의 측벽과 접속하는 콘택 플러그를 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 활성영역의 측벽을 노출시키는 단계는 상기 활성영역과 인접하는 상기 소자분리막을 리세스하여 노출시키는 반도체 소자 제조 방법.
  9. 제7항에 있어서,
    상기 활성영역의 측벽을 노출시키는 단계는 상기 활성영역에 트렌치를 형성하여 노출시키는 반도체 소자 제조 방법.
  10. 제7항에 있어서,
    상기 게이트 라인은 상기 활성영역의 장축방향으로 인접하는 다른 활성영역과 접하지 않게 형성하는 반도체 소자 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 활성영역의 측벽의 깊이는 상기 활성영역의 상부 표면을 경계로 100~1000Å로 형성하는 반도체 소자 제조 방법.
  12. 제7항에 있어서,
    상기 게이트 라인은 벌브형 리세스 게이트 또는 다각형 리세스 게이트인 반도체 소자 제조 방법.
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