KR20060075913A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조에 있어서 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 게이트 전극 형성을 위한 식각공정시 브릿지 발생을 억제하고, 후속 공정을 통해 형성되는 콘택 플러그 및 필드 영역의 게이트 전극 간의 전기적 숏트를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것으로, 이를 위해 본 발명에서는 액티브 영역과 필드 영역으로 정의된 반도체 기판; 상기 액티브 영역의 상기 반도체 기판 표면보다 낮도록 리세스되어 상기 필드 영역의 반도체 기판에 형성된 필드 산화막; 상기 필드 산화막 및 상기 액티브 영역의 상기 기판 상에 각각 형성된 복수의 게이트 전극을 포함하는 반도체 소자를 제공한다.
필드 산화막, 게이트 전극, 브릿지, 숏트.
Description
도 1은 종래의 반도체 소자의 제조 방법에 따라 형성된 반도체 소자를 나타낸 단면도.
도 2는 종래 기술에 따른 게이트 전극 형성시 필드 산화막과 액티브 영역의 반도체 기판 간의 단차발생부에 게이트 도전층이 찌꺼기('C' 부위 참조)로 남게되는 문제점을 나타낸 사진.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4는 도 3에서와 같이 일정 깊이(h) 리세스된 필드 산화막 상에 형성된 게이트 전극을 나타낸 사진.
도 5a 내지 도 5c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 액티브 영역 B : 필드 영역
10, 110, 210 : 반도체 기판 11, 111, 211 : 필드 산화막
12, 112, 212 : 게이트 산화막 13, 113, 213 : 게이트 도전층
14, 114, 214 : 하드 마스크 15, 115 , 215 : 게이트 전극
16, 116, 216 : 스페이서 7, 117, 217 : 층간 절연막
18, 118 : 콘택 플러그 218 : 콘택 마스크
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 필드 영역과 액티브 영역으로 정의되는 반도체 기판 상에 형성되는 반도체 소자 및 그 제조 방법에 관한 것이다.
통상적으로 반도체 소자의 제조 방법에 있어서, 반도체 기판을 액티브(active) 영역과 필드(field) 영역으로 정의하기 위하여 필드 산화막(또는, 소자 분리막)을 형성하는데, 이러한 필드 산화막은 액티브 영역의 반도체 기판과 단차를 갖고 형성된다. 따라서, 액티브 영역과 필드 영역으로 정의된 반도체 기판 상에 게이트 전극을 형성할 때, 필드 산화막 상에 형성되는 게이트 전극은 액티브 영역의 반도체 기판 상에 형성되는 게이트 전극보다 돌출되어 형성된다. 이처럼, 필드 산화막 상에 돌출되어 형성되는 게이트 전극은 브릿지(bridge) 및 후속 공정을 통해 형성되는 콘택 플러그와의 전기적 숏트(short) 등을 유발하는 문제점이 있다.
도 1은 상기와 같이 통상적인 반도체 소자의 제조 방법에 따라 형성된 반도 체 소자를 나타낸 단면도로써, 이를 통해 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
먼저, 필드 산화막(11)이 형성된 반도체 기판(10; 이하, 기판이라 함) 상에 게이트 산화막(12), 게이트 도전층(13) 및 하드 마스크(14)를 순차적으로 증착한 후 식각공정을 실시하여, 액티브 영역(A) 및 필드 영역(B)의 기판(10) 상에 복수의 게이트 전극(15)을 형성한다.
그러나, 이러한 식각공정시 액티브 영역(A) 및 필드 영역(B) 간의 기판(10) 표면의 단차로 인해 필드 영역(B) 즉, 필드 산화막(11) 상의 게이트 도전층(13)이 찌꺼기('C' 부위 참조)로 남게된다. 따라서, 이러한 찌꺼기('C' 부위 참조)는 브릿지(bridge) 발생의 원인이 되고, 이러한 찌꺼기('C' 부위 참조)를 제거하기 위한 과도 식각공정을 실시할 경우에는 하부의 기판(10)이 손상되는 문제점을 유발할 수 있다.
이어서, 게이트 전극(15)이 형성된 결과물 상에 절연막을 증착 및 식각하여 게이트 전극의 양측벽에 스페이서(16)를 형성하고, 층간 절연막(17)을 증착한다. 그런 다음, 액티브 영역(A)의 기판(10)을 노출시키기 위한 식각공정을 실시하여 필드 산화막(11) 상에만 층간 절연막(17)을 남겨둔다.
이어서, 액티브 영역(A)의 기판(10) 표면이 노출된 결과물 상에 폴리 실리콘과 같은 플러그용 도전물질을 증착하여 콘택 플러그(18)를 형성한다. 이때, 상기에서와 같이 찌꺼기로 남아있는 게이트 도전층(13)은 콘택 플러그와의 전기적 숏트(short)를 유발한다.
한편, 도 2는 종래 기술에 따른 게이트 전극 형성시 필드 산화막과 액티브 영역의 반도체 기판 간의 단차 발생부에 게이트 도전층이 찌꺼기('C' 부위 참조)로 남게되는 문제점을 도시한 도면이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 제조에 있어서, 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 게이트 전극 형성을 위한 식각공정시 브릿지 발생을 억제하고, 후속 공정을 통해 형성되는 콘택 플러그 및 필드 영역의 게이트 전극 간의 전기적 숏트를 방지할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 반도체 소자의 제조에 있어서, 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 게이트 전극 형성을 위한 식각공정시 브릿지 발생을 억제하고, 후속 공정을 통해 형성되는 콘택 플러그 및 필드 영역의 게이트 전극 간의 전기적 숏트를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역과 필드 영역으로 정의된 반도체 기판과, 상기 액티브 영역의 상기 반도체 기판 표면보다 낮도록 리세스되어 상기 필드 영역의 반도체 기판에 형성된 필드 산화막 과, 상기 필드 산화막 및 상기 액티브 영역의 상기 기판 상에 각각 형성된 복수의 게이트 전극을 포함하는 반도체 소자를 제공한다.
상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 필드 산화막의 형성으로 인해 액티브 영역과 필드 영역이 정의된 반도체 기판을 제공하는 단계와, 상기 반도체 기판에 습식세정공정을 실시하여 상기 필드 산화막의 상부표면이 상기 액티브 영역의 반도체 기판 표면보다 낮도록 상기 필드 산화막을 리세스시키는 단계와, 상기 리세스된 필드 산화막 및 액티브 영역의 반도체 기판 상에 복수의 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 결과물 상에 층간 절연막을 증착하여 상기 게이트 전극을 서로 분리시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3에 도시된 바와 같이, 액티브 영역(A)과 필드 영역(B)으로 정의되는 반도체 기판(110)과, 액티브 영역(A)의 반도체 기판(110) 표면보다 낮도록 일정깊이(h) 리세스(recess)되어 필드 영역(B)의 반도체 기판(110)에 형성된 필드 산화막(111)과, 필드 산화막(111) 및 액티브 영역(A)의 반도체 기판(110) 상에 형성된 복수의 게이트 전극(115)과, 게이트 전극(115)의 양측벽에 형성된 스페이서(116)를 포함한다.
또한, 리세스된 필드 산화막(111) 상에 형성되고, 필드 산화막(111) 상의 게이트 전극(115)을 감싸도록 형성된 층간 절연막(117)과, 액티브 영역(A)의 기판(110) 상에 형성되고 액티브 영역(A)의 게이트 전극(115)을 감싸도록 형성된 콘택 플러그(118)를 더 포함할 수 있다.
이때, 게이트 전극(115)은 게이트 산화막(112)과, 게이트 도전층(113)과, 하드 마스크(114)를 포함하고, 게이트 도전층(113)은 미도시된 폴리 실리콘층 상에 텅스텐층 또는 텅스텐 실리사이드층이 적층되어 형성될 수 있다.
도 4는 도 3에서와 같이 일정 깊이(h) 리세스되어 필드 영역의 반도체 기판에 형성된 필드 산화막(111)과, 그 리세스된 필드 산화막(111) 상에 형성된 게이트 전극을 도시한 도면이다.
도 5a 내지 도 5c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도들이다. 여기서, 도 5a 내지 도 5c에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(210)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 통해 트렌치(trench, 미도시)를 형성한 후 이를 매립하는 HDP(High Density Plasma) 산화막을 증착한다. 이로써, 반도체 기판(210)의 액티브 영역(A)과 필드 영역(B)을 정의하는 필드 산화막(211)이 형성된다.
이어서, 반도체 기판(210)에 습식세정공정을 실시하여 필드 산화막(210)의 상부표면이 액티브 영역(A)의 반도체 기판(210) 표면보다 낮도록 필드 산화막(210)을 일정 깊이 리세스시킨다.
이어서, 리세스된 필드 산화막(210) 및 액티브 영역(A)의 반도체 기판(210) 상에 게이트 산화막(212)과 게이트 도전층(213)과 하드 마스크(214)를 순차적으로 증착한다.
이어서, 식각공정을 실시하여 하드 마스크(214)와 게이트 도전층(213)과 게이트 산화막(212)을 순차적으로 식각하여 복수의 게이트 전극(215)을 형성한다. 이러한 식각공정시 액티브 영역(A)의 반도체 기판(210) 표면보다 낮게 리세스되어 형성된 필드 산화막(211)으로 인해, 앞서 언급한 종래기술에서와 같이 게이트 도전층이 찌꺼기로 잔류하는 문제점을 해결할 수 있다.
이어서, 도 5b에 도시된 바와 같이, 게이트 전극(215)이 형성된 결과물 상에 절연막(미도시)을 증착 및 식각하여 게이트 전극(215) 양측벽에 스페이서(216)를 형성한다.
이어서, 게이트 전극(215)이 형성된 결과물 상에 층간 절연막(217)을 증착하여 게이트 전극(215)을 전기적으로 서로 분리시키고, 층간 절연막(217) 상에 콘택 영역이 오픈된 포토레지스트 패턴(미도시)을 통해 콘택 마스크(218)를 형성한다. 이때, 층간 절연막(217)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass) 막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성할 수 있다. 이외에, 유동성이 좋은 산화막으로 형성할 수도 있다.
이어서, 도 5c에 도시된 바와 같이, 마스크 공정을 통해 콘택 마스크(218)를 형성한 후 이 콘택 마스크(218)을 이용한 식각공정을 실시하여 층간 절연막(217)을 식각한다. 이로써, 액티브 영역(A)의 반도체 기판(210)이 노출된다.
이어서, 스트립 공정을 실시하여 콘택 마스크(218)를 제거한 후, 도면에 도시되지는 않았으나 액티브 영역의 반도체 기판이 노출된 결과물 상에 도전층을 증착하고 평탄화함으로써 액티브 영역의 반도체 기판과 상부 금속층을 연결하는 콘택 플러그를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 제조시 습식세정공정을 통해 필드 산화막을 일정깊이 리세스시켜 형성한 후, 리세스된 필드 산화막 상에 게이트 전극을 형성함으로써, 게이트 전극 형성을 위한 식각공정시 게이트 도전층이 찌꺼기로 잔류하게 되는 문제점을 해결할 수 있다.
따라서, 반도체 소자의 브릿지 발생을 억제할 수 있고, 후속 공정을 통해 형 성되는 콘택 플러그 및 필드 산화막 상의 게이트 전극 간에 발생하는 전기적 숏트를 억제할 수 있다. 이는 나아가서는, 반도체 소자의 수율을 증가시킬 수 있는 효과가 있다.
Claims (4)
- 액티브 영역과 필드 영역으로 정의된 반도체 기판;상기 액티브 영역의 상기 반도체 기판 표면보다 낮도록 리세스되어 상기 필드 영역의 반도체 기판에 형성된 필드 산화막; 및상기 필드 산화막 및 상기 액티브 영역의 상기 기판 상에 각각 형성된 복수의 게이트 전극;을 포함하는 반도체 소자.
- 필드 산화막의 형성으로 인해 액티브 영역과 필드 영역이 정의된 반도체 기판을 제공하는 단계;상기 반도체 기판에 습식세정공정을 실시하여 상기 필드 산화막의 상부표면이 상기 액티브 영역의 반도체 기판 표면보다 낮도록 상기 필드 산화막을 리세스시키는 단계;상기 리세스된 필드 산화막 및 상기 액티브 영역의 반도체 기판 상에 복수의 게이트 전극을 형성하는 단계; 및상기 게이트 전극이 형성된 결과물 상에 층간 절연막을 증착하여 상기 게이트 전극을 서로 분리시키는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 게이트 전극 형성 후 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 층간 절연막 형성 후자기정렬 식각공정을 실시하여 상기 액티브 영역의 반도체 기판을 노출시키는 단계; 및상기 노출된 반도체 기판 상에 도전층을 증착하여 콘택 플러그를 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
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