KR100511921B1 - 반도체 소자의 워드라인 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 워드라인 스페이서 형성방법을 개시한다. 개시된 본 발명의 워드라인 스페이서 형성방법은, 셀 지역 및 주변회로 지역을 갖는 실리콘기판의 소정 영역 내에 소자분리막을 형성하는 단계와, 상기 실리콘기판의 각 지역 상에 워드라인을 형성하는 단계와, 상기 워드라인을 포함한 기판 전면 상에 스페이서 질화막과 스페이서 산화막을 차례로 증착하는 단계와, 상기 기판의 셀 지역 및 상기 셀 지역과 주변회로 지역 사이 영역의 일부분을 가리는 제1감광막 패턴을 형성하는 단계와, 상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막을 건식식각하여 주변회로 지역의 워드라인 측벽에 질화막과 산화막의 적층막으로된 스페이서를 형성하고 셀 지역과 주변회로 지역 사이에 가드 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 제거하는 단계와, 상기 가드 패턴을 포함한 주변회로 지역을 가리는 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인 측벽에 질화막으로된 스페이서를 형성하는 단계를 포함한다. 본 발명에 따르면, 셀 지역과 주변회로 지역 사이에 가드 패턴을 형성해 줌으로써, 이러한 가드 패턴에 의해 셀 지역의 스페이서 산화막을 제거하기 위한 습식식각시 주변회로 지역으로의 식각액 침투를 효과적으로 차단할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 워드라인 스페이서 형성시 주변회로 지역의 트랜지스터가 식각용액에 의해 어택(attack)을 받는 것을 방지하기 위한 워드라인 스페이서 형성방법에 관한 것이다.
워드라인 스페이서를 형성함에 있어, 현재 주변회로 지역에서는 산화막 재질로 두껍게 형성하며, 셀 지역에서는 습식식각으로 두꺼운 스페이서 산화막을 제거하여 질화막 재질로만 얇게 형성하고 있다.
그런데, 습식식각의 특성상, 식각액이 셀 지역을 가리는 감광막의 계면을 타고 주변회로 지역으로 침투해 들어가게 되는 바, 반도체 소자의 고집적화에 따라 셀 지역과 주변회로 지역이 가까워지는 추세에서, 상기 침투된 식각액이 주변회로 지역의 트랜지스터에 침투하게 되며, 이에 따라, 상기 주변회로 지역 트랜지스터의 접합(jnnction)과 산화막 스페이서(oxide spacer)에 어택(attack)을 주게 되므로써 소자 오동작을 유발시키게 된다.
자세하게, 도 1a 내지 도 1d는 종래의 워드라인 스페이서 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 셀 지역 및 주변회로 지역을 갖는 실리콘기판(1)의 필드영역에 소자분리막(2)을 형성한다. 그런다음, 상기 기판(1) 상에 절연막(3a)과 도전막(3b) 및 하드마스크막(3c)을 차례로 형성한 후, 이들을 패터닝하여 기판 셀 지역 및 주변회로 지역 각각에 워드라인(4a, 4b)를 형성한다. 이어서, 워드라인(4a, 4b)를 포함한 기판(1)의 전면 상에 스페이서 질화막(5)과 스페이서 산화막(6)을 차례로 증착한다.
도 1b를 참조하면, 주변회로 지역의 인접 지역을 포함한 셀 지역을 가리를 제1감광막 패턴(7)을 형성한다. 그런다음, 상기 제1감광막 패턴(7)에 의해 가려지지 않은 주변회로 지역의 스페이서 산화막 및 스페이서 질화막을 건식식각하여 상기 주변회로 지역의 워드라인(4b) 측벽에 스페이서(8b)를 형성한다.
도 1c를 참조하면, 제1감광막 패턴을 제거한 후, 상기 제1감광막 패턴과는 반대로 주변회로 영역을 가리는 제2감광막 패턴(9)을 형성한다. 그런다음, 상기 제2감광막 패턴(9)에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하고, 이를 통해, 상기 셀 지역의 워드라인(4a) 측벽에 질화막으로만 이루어진 얇은 스페이서(8a)를 형성한다.
그런데, 상기와 같은 종래 기술에 따르면, 도 1c에 도시된 바와 같이, 습식식각액이 제2감광막 패턴(9)의 계면을 타고 주변회로 지역으로 침투해 들어감으로써 상기 주변회로 지역 트랜지스터의 접합에 물리적인 어택과 화학적인 영향을 미치게 되며, 이에 따라, 접합의 전기적 특성이 저하된다.
또한, 주변회로 지역에서의 스페이서 산화막(6)이 식각액에 의해 제거되기 때문에 스페이서의 변형이 초래된다.
한편, 주변회로 지역에서의 트랜지스터 어택 문제를 해결하기 위해, 종래에는 셀 지역의 스페이서 산화막을 제거하기 위한 습식식각시 습식식각 타겟을 감소시키거나, 또는, 도 2에 도시된 바와 같이, 제2감광막 패턴(9a)을 셀 지역의 일부를 덮도록 형성시키기도 한다.
그런데, 이 경우에는 셀 지역에 형성된 스페이서 산화막이 완전히 제거되지 못하고 일부 남게 됨으로써 후속 이온주입 공정시에 악영향을 미치게 되고, 또한, 후속하는 층간절연막의 증착시 안정한 증착이 이루어지지 못하고 동공(void)이 발생하게 되어 불량이 초래된다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 셀 지역의 스페이서 산화막 제거시 습식식각액의 주변회로 지역으로의 침투로 인한 상기 주변회로 지역의 트랜지스터 어택을 방지할 수 있는 반도체 소자의 워드라인 스페이서 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 주변회로 지역의 트랜지스터 어택을 방지함으로써 소자 신뢰성 및 제조수율을 향상시킬 수 있는 반도체 소자의 워드라인 스페이서 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 워드라인 스페이서 형성방법은, 셀 지역 및 주변회로 지역을 갖는 실리콘기판의 소정 영역 내에 소자분리막을 형성하는 단계; 상기 실리콘기판의 각 지역 상에 워드라인을 형성하는 단계; 상기 워드라인을 포함한 기판 전면 상에 스페이서 질화막과 스페이서 산화막을 차례로 증착하는 단계; 상기 기판의 셀 지역 및 상기 셀 지역과 주변회로 지역 사이 영역의 일부분을 가리는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막을 건식식각하여 주변회로 지역의 워드라인 측벽에 질화막과 산화막의 적층막으로된 스페이서를 형성하고 셀 지역과 주변회로 지역 사이에 가드 패턴을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 가드 패턴을 포함한 주변회로 지역을 가리는 제2감광막 패턴을 형성하는 단계; 및 상기 제2감광막 패턴에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인 측벽에 질화막으로된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1감광막 패턴은 셀 지역과 주변회로 지역 사이의 소정 영역을 덮는 부분이 500∼5000Å의 폭을 갖도록 형성한다.
상기 가드 패턴은 소자분리막의 일부 두께를 함께 식각하여 단일 또는 이중 요철 구조로 형성하며, 상기 소자분리막은 100∼500Å 정도를 식각한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 워드라인 스페이서 형성방법은, 셀 지역 및 주변회로 지역을 갖는 실리콘기판의 소정 영역 내에 소자분리막을 형성하는 단계; 상기 실리콘기판의 각 지역 상에 워드라인을 형성함과 동시에 셀 지역과 주변회로 지역 사이 영역에 더미 워드라인으로 이루어진 가드 패턴을 형성하는 단계; 상기 워드라인 및 가드 패턴을 포함한 기판 전면 상에 스페이서 질화막과 스페이서 산화막을 차례로 증착하는 단계; 상기 가드 패턴 형성 영역을 포함한 기판 셀 지역을 덮는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막을 건식식각하여 주변회로 지역의 워드라인 측벽에 질화막과 산화막의 적층막으로된 스페이서를 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 가드 패턴을 포함한 주변회로 지역을 가리는 제2감광막 패턴을 형성하는 단계; 및 상기 제2감광막 패턴에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인 측벽에 질화막으로된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 더미 워드라인으로된 가드 패턴은 500∼5000Å의 폭을 갖도록 형성하며, 아울러, 셀 지역의 워드라인 사이의 간격은 2000Å 이상으로 하고, 상기 더미 워드라인으로된 가드 패턴과 주변회로 지역의 워드라인 사이의 간격은 1000Å 이상으로 하여 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 워드라인 스페이서 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 셀 지역 및 주변회로 지역을 갖는 실리콘기판(31)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정에 따라 소자분리막(32)을 형성한다. 그런다음, 상기 소자분리막(32)을 포함한 실리콘기판(31)의 전면 상에 절연막(33a)과 도전막(33b) 및 하드마스크막(33c)을 차례로 형성한 후, 이들을 패터닝하여 기판 셀 지역 및 주변회로 지역 각각에 워드라인(34a, 34b)를 형성한다.
다음으로, 상기 워드라인(34a, 34b)을 포함한 기판(31)의 전면 상에 스페이서 질화막(35)과 스페이서 산화막(36)을 각각 50∼500Å과 100∼2000Å의 두께로 차례로 증착한다. 여기서, 상기 스페이서 산화막(36)으로는 HTO, LPTEOS, PETEOS 또는 USG 산화막 등을 이용한다. 그런다음, 상기 스페이서 산화막(36) 상에 공지의 포토 공정에 따라 셀 지역을 가리면서 셀 지역과 주변회로 지역 사이의 소정 영역을 가리는 제1감광막 패턴(37)을 형성한다. 이때, 상기 제1감광막 패턴(37)은 셀 지역과 주변회로 지역 사이의 소정 영역을 덮는 부분의 폭이 500∼5000Å 정도가 되도록 함이 바람직하다.
도 3b를 참조하면, 제1감광막 패턴에 의해 가려지지 않은 지역에서의 스페이서 산화막 및 스페이서 질화막을 건식식각하고, 이를 통해, 상기 주변회로 지역의 워드라인(34b) 측벽에 질화막과 산화막의 적층으로 이루어진 두꺼운 스페이서(38a)를 형성하며, 이와 동시에, 셀 지역과 주변회로 지역 사이의 영역에 후속하는 습식식각시에 상기 주변회로 지역의 트랜지스터가 어택 받는 것을 방지하기 위한 가드 패턴(guard pattern : 40)을 형성한다.
여기서, 상기 가드 패턴(40)은 소자분리막(32)이 100∼500Å 깊이로 함께 식각되고, 그리고, 스페이서 질화막(25) 및 스페이서 산화막(26)이 일부 잔류되는 것에 의해 전체적으로 요철 모양을 이룬다.
이후, 상기 제1감광막 패턴을 제거한다.
도 3c를 참조하면, 공지의 포토 공정에 따라 셀 지역을 제외한 지역, 즉, 상기 가드 패턴(40)을 포함한 주변회로 지역을 가리는 제2감광막 패턴(39)을 형성한다. 그런다음, 상기 제2감광막 패턴(39)에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 BOE, HF 또는 H2SO4 등을 이용한 습식식각으로 제거하고, 이를 통해, 셀 지역의 워드라인(34a) 측벽에 질화막으로만 이루어진 얇은 스페이서(38a)를 형성한다.
여기서, 상기 습식식각시, 식각액은 주변회로 지역의 트랜지스터 패턴까지 침투하지 못한다. 이것은 셀 지역과 주변회로 지역 사이에 가드 패턴(40)이 형성된 것으로 인해 상기 식각액이 이러한 가드 패턴(40), 즉, 요철 모양의 둔턱에 막혀서 더 이상 주변회로 지역으로 침투하지 못하게 되기 때문이다.
따라서, 본 발명은 셀 지역과 주변회로 지역 사이에 요철 모양으로된 가드 패턴(40)을 형성해 줌으로써 후속하는 습식식각시에 주변회로 지역으로의 식각액 침투를 방지할 수 있으며, 이에따라, 주변회로 지역 트랜지스터의 접합 및 스페이서 산화막이 어택을 받는 것을 효과적으로 차단시킬 수 있고, 그래서, 소자 신뢰성은 물론 제조수율을 높일 수 있게 된다.
이후, 상기 제2감광막 패턴을 제거한 상태에서, 공지의 후속 공정을 진행한다.
한편, 본 발명에 따른 워드라인 스페이서 형성방법에 있어서, 주변회로 지역으로의 식각액 침투를 방지하기 위한 가드 패턴은 상기 실시예와는 달리, 도 4에 도시된 바와 같은 이중 요철 모양으로도 형성 가능하며, 또한, 도시하지는 않았으나 다중 요철 모양으로도 형성 가능하다.
이 경우, 이중 요철 모양의 가드 패턴(50)은 주변회로 지역으로의 습식식각액 침투를 더욱 확실하게 차단할 수 있는 바, 상기 주변회로 지역의 트랜지스터 어택을 보다 효과적으로 방지할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 워드라인 스페이서 형성방법에서의 가드 패턴을 설명하기 위한 단면도이다.
도시된 바와 같이, 이 실시예에 따른 가드 패턴(60)은 셀 지역과 주변회로 지역 사이에 요철 모양의 패턴을 형성하는 대신 더미(dummy) 워드라인의 형태로 형성해준다. 그리고, 셀 지역의 스페이서 산화막을 제거하기 위한 습식식각시, 제2감광막 패턴(49)은 더미 워드라인을 포함한 주변회로 지역을 가리도록 형성한다.
이를 위해, 이 실시예에서는 실리콘기판(31)의 셀 지역 및 주변회로 지역 상에 각각 워드라인(34a, 34b)을 형성함과 동시에 상기 셀 지역과 주변회로 지역 사이에 더미 워드라인으로 이루어진 가드 패턴(60)을 형성한다. 그런다음, 기판 전면 상에 스페이서 질화막(35)과 스페이서 산화막(36)을 차례로 증착한다. 이때, 상기 더미 워드라인으로된 가드 패턴(60)은 500∼5000Å의 폭을 갖도록 형성하며, 아울러, 셀 지역의 워드라인(34a)과는 2000Å 이상의 간격을 갖도록, 그리고, 주변회로 지역의 워드라인(34b)과는 1000Å 이상의 간격을 갖도록 형성한다.
다음으로, 상기 가드 패턴 형성 영역을 포함한 기판 셀 지역을 덮는 제1감광막 패턴(도시안됨)을 형성한 후, 상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막(36)을 건식식각하여 주변회로 지역의 워드라인(34b) 측벽에 질화막과 산화막의 적층막으로된 스페이서(38b)를 형성한다.
이어서, 상기 제1감광막 패턴을 제거한 후, 상기 가드 패턴(60)을 포함한 주변회로 지역을 가리는 제2감광막 패턴(49)을 형성하고, 그런다음, 상기 제2감광막 패턴(49)에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인(34a) 측벽에 질화막으로된 스페이서(38a)를 형성한다.
이 실시예에 따르면, 상기 더미 워드라인으로 이루어진 가드 패턴(60)이 그 높이로 인해 주변회로 지역으로의 식각액 침투를 완벽하게 차단하므로, 실제 주변회로 지역의 트랜지스터 어택을 더욱 확실하게 방지할 수 있다.
한편, 이 경우에는 습식식각시에 더미 워드라인 상의 스페이서 산화막이 제거되지 못하게 되는데, 상기 더미 워드라인은 트랜지스터를 구성하지 않으므로 소자 특성에는 아무런 영향을 미치지 않는다. 또한, 상기 더미 워드라인이 형성되는 영역은 후속에서 층간절연막에 의해 덮히게 되므로, 공간적으로 충분한 여유가 있으므로 전혀 문제가 되지 않는다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
이상에서와 같이, 본 발명은 셀 지역과 주변회로 지역 사이에 가드 패턴을 형성해 줌으로써, 이러한 가드 패턴에 의해 셀 지역의 스페이서 산화막을 제거하기 위한 습식식각시 주변회로 지역으로의 식각액 침투를 효과적으로 차단할 수 있다.
따라서, 본 발명은 주변회로 지역으로의 식각액 침투를 차단할 수 있는 바, 상기 주변회로 지역 트랜지스터의 어택을 방지할 수 있으며, 그래서, 소자 신뢰성은 물론 제조수율을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 워드라인 스페이서 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 다른 워드라인 스페이서 형성방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 워드라인 스페이서 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 워드라인 스페이서 형성방법에서의 가드 패턴을 설명하기 위한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 워드라인 스페이서 형성방법에서의 가드 패턴을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 소자분리막
33a : 절연막 33b : 도전막
33c : 하드마스크막 34a,34b : 워드라인
35 : 스페이서 질화막 36 : 스페이서 산화막
37 : 제1감광막 패턴 38a,38b : 스페이서
39,49 : 제2감광막 패턴 40,50,60 : 가드(guard) 패턴
Claims (8)
- 셀 지역 및 주변회로 지역을 갖는 실리콘기판의 소정 영역 내에 소자분리막을 형성하는 단계;상기 실리콘기판의 각 지역 상에 워드라인을 형성하는 단계;상기 워드라인을 포함한 기판 전면 상에 스페이서 질화막과 스페이서 산화막을 차례로 증착하는 단계;상기 기판의 셀 지역 및 상기 셀 지역과 주변회로 지역 사이 영역의 일부분을 가리는 제1감광막 패턴을 형성하는 단계;상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막을 건식식각하여 주변회로 지역의 워드라인 측벽에 질화막과 산화막의 적층막으로된 스페이서를 형성하고 셀 지역과 주변회로 지역 사이에 가드 패턴을 형성하는 단계;상기 제1감광막 패턴을 제거하는 단계;상기 가드 패턴을 포함한 주변회로 지역을 가리는 제2감광막 패턴을 형성하는 단계; 및상기 제2감광막 패턴에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인 측벽에 질화막으로된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 제 1 항에 있어서, 상기 제1감광막 패턴은 셀 지역과 주변회로 지역 사이의 소정 영역을 덮는 부분이 500∼5000Å의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 제 1 항에 있어서, 상기 가드 패턴은 소자분리막의 일부 두께를 함께 식각하여 요철 구조로 형성하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 제 3 항에 있어서, 상기 가드 패턴은 단일 또는 이중 요철 구조로 형성하는 것을 특징으로 하는 반도체 소자의 워드라이 스페이서 형성방법.
- 제 3 항에 있어서, 상기 소자분리막은 100∼500Å을 식각하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 셀 지역 및 주변회로 지역을 갖는 실리콘기판의 소정 영역 내에 소자분리막을 형성하는 단계;상기 실리콘기판의 각 지역 상에 워드라인을 형성함과 동시에 셀 지역과 주변회로 지역 사이 영역에 더미 워드라인으로 이루어진 가드 패턴을 형성하는 단계;상기 워드라인 및 가드 패턴을 포함한 기판 전면 상에 스페이서 질화막과 스페이서 산화막을 차례로 증착하는 단계;상기 가드 패턴 형성 영역을 포함한 기판 셀 지역을 덮는 제1감광막 패턴을 형성하는 단계;상기 제1감광막 패턴에 의해 가려지지 않은 스페이서 산화막을 건식식각하여 주변회로 지역의 워드라인 측벽에 질화막과 산화막의 적층막으로된 스페이서를 형성하는 단계;상기 제1감광막 패턴을 제거하는 단계;상기 가드 패턴을 포함한 주변회로 지역을 가리는 제2감광막 패턴을 형성하는 단계; 및상기 제2감광막 패턴에 의해 가려지지 않은 셀 지역의 스페이서 산화막을 제거하여 상기 셀 지역의 워드라인 측벽에 질화막으로된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 제 6 항에 있어서, 상기 더미 워드라인으로된 가드 패턴은 500∼5000Å의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
- 제 6 항에 있어서, 상기 더미 워드라인으로된 가드 패턴과 셀 지역의 워드라인 사이의 간격은 2000Å 이상으로 하고, 상기 더미 워드라인으로된 가드 패턴과 주변회로 지역의 워드라인 사이의 간격은 1000Å 이상으로 하는 것을 특징으로 하는 반도체 소자의 워드라인 스페이서 형성방법.
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| KR10-2003-0082875A KR100511921B1 (ko) | 2003-11-21 | 2003-11-21 | 반도체 소자의 워드라인 스페이서 형성방법 |
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2003
- 2003-11-21 KR KR10-2003-0082875A patent/KR100511921B1/ko not_active IP Right Cessation
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