KR20060004468A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 공정 단순화를 얻을 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 리세스 위치 지정을 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 기판에 소정 깊이의 리세스를 형성하는 단계; 상기 상기 리세스로 인해 단차가 형성된 기판 부분 상에 게이트 산화막, 게이트 절연막, 게이트 도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 게이트 도전막, 게이트 절연막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 23 : 소자분리막
25 : 감광막 패턴 27 : 게이트 산화막
29 : 게이트 절연막 31 : 게이트 도전막
33 : 하드마스크막 35 : 게이트 전극
37 : 스페이서
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 공정 단순화를 얻을 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라 종래 트랜지스터 구조에서는 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널 효과(short channel effect)가 심해지는 문제점이 있다. 이러한 문제점을 해결학 위해 실리콘 기판 하부에 홈을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하려는 시도가 진행되어 왔다.
또한, 메모리 소자인 디램에서는 소자의 집적도가 증가함에 따라 과다한 이온주입에 의한 전계(electric field) 증가 현상으로 접합누설전류(junction leakage)가 증가하여 데이타 유지 시간(data retention time)이 감소하는 치명적인 문제가 발생한다. 이러한 문제점을 해결하기 위한 하나의 방법으로, 게이트 라인 하부의 일부 즉, 후속의 공정에서 스토리지 노드 콘택(storage node contact)이 형성될 부분의 기판을 소정 깊이로 리세스(recess)하여 게이트 라인 하부에 스텝(step)을 형성시킨 후 셀 트랜지스터를 형성하였다. 그 결과, 접합누설전류를 감소시켜 데이타 유지 시간을 증가시킬 수 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(2)이 구비된 반도체 기판(1) 상에 패드산화막(3)과 하드마스크막(4)을 차례로 형성한다. 이어서, 상기 하드마크스막(4)상에 게이트 영역을 한정하는 감광막 패턴(5)을 형성한다.
도 1b에 도시된 바와 같이, 상기 감광막 패턴(5)을 식각마스크로 이용해서 상기 하드마스크막(4)과 패드산화막(3) 및 기판을 식각하여 리세스를 형성한다. 이때, 리세스가 형성된 기판 표면은 후속의 공정에서 게이트를 형성하기 위한 절연막이 형성될 표면이므로, 매우 깨끗한 표면을 가져야 하기 때문에 리세스를 형성하기 위한 기판 식각시 발생한 데미지를 제거하기 위해 리세스가 형성된 기판 표면에 희생 산화막을 형성한다.
도 1c에 도시된 바와 같이, 상기 리세스가 형성된 기판 결과물 상에 게이트 산화막(6), 게이트 절연막(7), 게이트 도전막(8) 및 하드마스크막(9)을 차례로 형성한다. 그 다음, 상기 하드마스크막(9), 게이트 도전막(8), 게이트 절연막(7) 및 게이트 산화막(6)을 식각하여 게이트(10)를 형성한 다음, 상기 게이트 양측벽에 스페이서(11)를 형성한다.
그러나, 도 1c에 도시된 바와 같이, 상기 기판 내에 리세스를 형성하여 트랜지스터를 형성하면, 디램의 리프레쉬 특성 개선 등의 우수한 특성을 얻을 수 있으나, 추가되는 게이트 산화막 및 게이트 절연막 증착으로 인해 공정 단계(step)가 증가하게 된다.
또한, 리세스가 형성된 기판 표면에 형성하는 희생 산화막의 열(thermal)의 영향에 따라 기존에 진행하던 셀 내에 웰을 형성하기 위한 이온주입 공정의 위치가 이동하는 문제점이 있다. 따라서, 공정 단계 증가에 따른 공정 단가 증가 및 이온주입 공정 위치 변경에 따른 초기 셋업(set-up) 지연 등의 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 공정의 단순화를 얻을 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 리세스 위치 지정을 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 기판에 소정 깊이의 리세스를 형성하는 단계; 상기 상기 리세스로 인해 단차가 형성된 기판 부분 상에 게이트 산화막, 게이트 절연막, 게이트 도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 게이트 도전막, 게이트 절연막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 감광막 패턴은 20∼120nm의 폭을 갖는 것을 특징으로 한다.
상기 리세스는 100∼600Å의 깊이로 형성하는 것을 특징으로 한다.
상기 리세스를 형성하는 단계는 NH4OH/H2O 혼합 용액 또는 HF/HNO3 혼합 용액을 이용한 습식 세정을 수행하는 것을 특징으로 한다.
상기 NH4OH/H2O 혼합 용액을 사용하는 경우에는 NH4OH:H2O=10:1∼1:500의 비율로 혼합하여 4∼100℃의 배스(bath) 온도에서 5∼3600초 동안 디핑(dipping)하는 것을 특징으로 한다.
상기 HF/HNO3 혼합 용액을 사용하는 경우에는 HF:HNO3=20:1∼1:100의 비율로 혼합하여 4∼100℃의 배스(bath) 온도에서 5∼3600초 동안 디핑(dipping) 하는 것을 특징으로 한다.
상기 게이트 절연막은 폴리실리콘막 또는 비정질 실리콘막으로 형성하는 것을 특징으로 한다.
상기 게이트 도전막은 텅스텐 실리사이드막(WSix), 텅스텐 질화막(WN), 티타늄 질화막(TiN) 및 텅스텐막(W)으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 소자간 격리를 위해 STI 공정을 진행하여 반도체 기판(21) 내에 소자분리막(23)을 형성한다. 그 다음, 상기 기판(21) 내에 불순물 이온을 주입하여 웰(미도시)을 형성한다. 이어서, 상기 기판(21) 상에 게이트 영역을 한정하는 감광막 패턴(25)을 형성한다. 이때, 기판에 리세스를 형성하기 위해 20∼120nm의 넓은 폭을 갖는 감광막 패턴(25)을 사용한다.
도 2b에 도시된 바와 같이, 상기 감광막 패턴을 사용하여 기판(21)에 리세스를 형성한다. 이때, 기판(21)에 100∼600Å의 깊이로 리세스를 형성한다. 여기에서, 기판(21)에 리세스를 형성할 때에 습식 세정을 사용하며, NH4OH/H2O 혼합 용액 또는 HF/HNO3 혼합 용액을 사용한다. 이때, NH4OH/H2O 혼합 용액을 사용하는 경우에는 NH4OH:H2O=10:1∼1:500로 혼합하여 사용하며, HF/HNO3 혼합 용액을 사용하는 경우에는 HF:HNO3=20:1∼1:100로 혼합하여 사용한다. 또한, NH4OH/H2O 혼합 용액 또는 HF/HNO3 혼합 용액을 사용하는 경우에는 4∼100℃의 배스(bath) 온도에서 5∼3600초 동안 디핑(dipping)한다.
도 2c에 도시된 바와 같이, 상기 리세스로 인해 단차가 형성된 기판(21) 부분 상에 게이트 산화막(27), 게이트 절연막(29), 게이트 도전막(31) 및 하드마스크막(33)을 형성한다. 이때, 상기 게이트 절연막(29)은 폴리실리콘막 또는 비정질 실리콘막으로 형성할 수 있다. 또한, 상기 게이트 도전막(31)은 텅스텐 실리사이드막(WSix), 텅스텐 질화막(WN), 티타늄 질화막(TiN) 및 텅스텐막(W)으로 형성할 수 있다.
그 다음, 상기 하드마스크막(33)과 게이트 도전막(31) 및 게이트 절연막(29)을 식각하여 게이트 전극(35)을 형성한다. 이어서, 상기 게이트 전극(35) 양측벽에 스페이서(37)를 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 반도체 기판을 리세스하기 위해 패드산화막과 하드마스크막 형성 공정을 생략하고, 습식 세정을 사용하여 기판을 리세스함으로써 소자의 특성을 향상시킴과 동시에 공정 단순화를 얻을 수 있다. 따라서, 공정 단순 화를 통해 공정 단가를 감소시킬 수 있다.
Claims (8)
- 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 기판 상에 리세스 위치 지정을 위한 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 이용해서 기판에 소정 깊이의 리세스를 형성하는 단계;상기 상기 리세스로 인해 단차가 형성된 기판 부분 상에 게이트 산화막, 게이트 절연막, 게이트 도전막 및 하드마스크막을 형성하는 단계; 및상기 하드마스크막, 게이트 도전막, 게이트 절연막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 감광막 패턴은 20∼120nm의 폭을 갖는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 리세스는 100∼600Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 리세스를 형성하는 단계는 NH4OH/H2O 혼합 용액 또는 HF/HNO3 혼합 용액을 이용한 습식 세정을 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 NH4OH/H2O 혼합 용액을 사용하는 경우에는 NH4OH:H2O=10:1∼1:500의 비율로 혼합하여 4∼100℃의 배스(bath) 온도에서 5∼3600초 동안 디핑(dipping)하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 HF/HNO3 혼합 용액을 사용하는 경우에는 HF:HNO3=20:1∼1:100의 비율로 혼합하여 4∼100℃의 배스(bath) 온도에서 5∼3600초 동안 디핑(dipping) 하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 게이트 절연막은 폴리실리콘막 또는 비정질 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 게이트 도전막은 텅스텐 실리사이드막(WSix), 텅스텐 질화막(WN), 티타늄 질화막(TiN) 및 텅스텐막(W)으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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| KR100924014B1 (ko) * | 2007-03-31 | 2009-10-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| KR100924014B1 (ko) * | 2007-03-31 | 2009-10-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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