KR100866721B1 - 반도체 소자의 형성 방법 - Google Patents

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KR100866721B1 KR1020070065081A KR20070065081A KR100866721B1 KR 100866721 B1 KR100866721 B1 KR 100866721B1 KR 1020070065081 A KR1020070065081 A KR 1020070065081A KR 20070065081 A KR20070065081 A KR 20070065081A KR 100866721 B1 KR100866721 B1 KR 100866721B1
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Abstract

본 발명은 리세스 게이트 영역을 형성하기 위한 반도체 기판의 식각 공정을 수행한 후에 소자 분리막을 형성하기 위한 식각 공정을 수행하여 소자 분리막의 손실 없이 핀 형 활성영역을 형성할 수 있기 때문에, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점을 방지하고, 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 발생하는 불량을 방지할 수 있는 기술을 개시한다.
핀 형 활성영역(Fin Type Active Region), 새들 형 게이트(Saddle Type Gate), 이웃 게이트 효과(Neighbor Gate Effect), 패싱 게이트 효과(Passing Gate Effect), STI(Shallow Trench Isolation)

Description

반도체 소자의 형성 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1g는 일반적인 새들 형 게이트를 형성하는 방법을 나타낸 단면도들이다.
도 2는 일반적인 새들 형 게이트의 핀 형 활성영역의 길이 방향에 대해 수직 방향으로 절단한 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 새들 형 게이트를 형성하는 방법을 나타낸 단면도들이다.
도 4는 본 발명에 따른 새들 형 게이트를 핀 형 활성영역의 길이 방향에 대해 수직 방향으로 절단한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102: 반도체 기판
104: 패드 산화막
106: 패드 질화막
108: 리세스 게이트 영역
110: 질화막
112: 활성 영역
114: 트랜치
116: 소자 분리막
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 리세스 게이트 영역을 형성하기 위한 반도체 기판의 식각 공정을 수행한 후에 소자 분리막을 형성하기 위한 식각 공정을 수행하여 소자 분리막의 손실 없이 핀 형 활성영역을 형성할 수 있기 때문에, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점을 방지하고, 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 발생하는 불량을 방지할 수 있는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하였다.
이를 극복하기 위하여 리세스 게이트(Recessed Gate), 핀 형 게이트(Fin Type Gate) 및 새들 형 게이트(Saddle Type Gate)와 같은 McFET(Multi-channel FET)를 사용하게 되었다.
여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 게이트 구조이다.
한편, 핀 형 게이트(Fin Type Gate)는 활성영역을 핀 형으로 형성하여 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 게이트 구조이다.
또한, 새들 형 게이트(Saddle Type Gate)는 소자분리막의 게이트 예정영역을 식각하여 핀 형 활성영역을 형성하고, 활성영역의 게이트 예정영역을 식각하여 리세스 영역을 형성하여 새들 형 게이트 구조가 완성된다.
여기서, 새들 형 게이트는 동작 전압이 증가하는 이점이 있지만 기생 캐패시터(Parasitic Capacitor)가 발생하는 문제점이 있다.
또한, 새들 형 게이트는 핀 형 활성 영역을 형성하기 위해 소자 분리막의 게이트 예정영역에 대한 식각 공정을 수행한 후 활성영역의 게이트 예정영역에 대한 식각 공정을 수행할 때 발생하는 활성영역 가장자리 손실(Active Edge Attack)과 소자분리막의 손실(FOX Loss)이 발생하여 셀 트랜지스터의 특성이 열화되는 문제점이 있다.
도 1a 내지 도 1g는 일반적인 새들 형 게이트를 형성하는 방법을 나타낸 단면도들이다. 여기서, 도 1a 내지 도 1f는 활성영역의 길이 방향에 대해 수평으로 절단한 단면도들이다.
도 1a를 참조하면, 반도체 기판(2)에 대해 열 산화 공정(Thermal Oxidation)을 수행하여 패드 산화막(Pad Oxide)(4)을 형성하고, 패드 산화막(4) 상부에 패드 질화막(Pad Nitride)(6)을 증착한다.
도 1b를 참조하면, 사진 공정 및 식각 공정을 통해 활성영역(8)을 정의하는 소자 분리막을 형성하기 위한 트랜치(Trench)(10)를 형성한다. 이때, 트랜치(10)의 측벽 기울기(Slop)는 핀 형 활성영역 형성 공정을 고려하고, 혼(Horn) 형성을 방지하기 위해 수직에 가깝게 형성해야 한다. 만약, 혼이 형성되면 활성영역 상부에 라운딩(Rounding)을 형성하기 어렵게 된다. 여기서, 소자 분리막은 STI(Shallow Trench Isolation) 방법으로 형성하는 경우를 예를 들어 설명한다.
도 1c를 참조하면, 트랜치(10)를 포함하는 전면 상부에 유동성 산화막(Flowable OXide; FOX)을 증착하고, 평탄화 공정을 통해 소자 분리막(12)을 형성한다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polish/Planarization)를 이용하여 수행한다. 이때, 평탄화 공정은 핀 형 활성영역 형성 등의 공정을 고려하여 EFH(Effective FOX Height)를 높게 조절해야 하기 때문에, 일반적인 평탄화 공정을 적용하기 어려운 문제가 있다.
도 1d를 참조하면, 하드 마스크층(14)을 증착하고, 하드 마스크층(14) 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 리세스 영역을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 하드 마스크층(14)을 식각하여 하드 마스크 패턴을 형성한다. 여기서, 하드 마스크층(14)은 산화막(Oxide)을 이용하여 형성한다.
도 1e를 참조하면, 하드 마스크 패턴(16)을 식각 마스크로 이용하여 활성 영역(8)을 식각하여 리세스 영역(18a)을 형성하고, 소자 분리막(12)을 식각하여 패싱 게이트(Passing Gate)의 리세스 영역(18b)을 형성한다.
도 1f를 참조하면, 핀 형 활성영역을 형성하기 위해 소자 분리막(12)의 게이트 예정영역에 대한 2차 식각 공정을 수행한다. 이때, 핀의 높이(Fine Height)가 결정된다. 여기서, 소자 분리막(12)의 손실(FOX Loss)이 추가로 발생한다. 따라서, 핀의 높이를 조절하기 어려운 문제가 있다.
한편, 소자 분리막(12)의 과도한 손실을 방지하기 위해, 소자 분리막(12) 영역을 블로킹(Blocking)하는 마스크를 사용할 수 있는데, 이러한 경우 불가결한 사진(Critical Photo) 공정이 추가되어야 하는 문제가 있고, 소자 분리막(12)의 손실도 완전하게 방지할 수 없다.
도 2는 일반적인 새들 형 게이트의 핀 형 활성영역의 길이 방향에 대해 수직 방향으로 절단한 단면도이다.
도 2를 참조하면, 핀의 하단부까지 소자 분리막(12)이 식각되어 있는 것을 알 수 있다. 이로 인해, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점이 발생하였다.
또한, 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 불량을 유발할 수 있는 문제점이 있다.
본 발명은 리세스 게이트 영역을 형성하기 위한 반도체 기판의 식각 공정을 수행한 후에 소자 분리막을 형성하기 위한 식각 공정을 수행하여 소자 분리막의 손실 없이 핀 형 활성영역을 형성할 수 있기 때문에, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점을 방지하고, 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 발생하는 불량을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
새들 형 게이트 구조를 갖는 셀 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
리세스 영역을 정의하는 마스크로 반도체 기판을 식각하여 핀 영역을 형성하기 위한 상기 리세스 영역을 형성하는 단계;
상기 리세스 영역을 포함하는 전면 상부에 질화막을 증착하는 단계;
활성영역을 정의하는 트랜치를 형성하고 유동성 산화막을 매립하여 소자 분리막을 형성하는 단계;
상기 질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한,
상기 반도체 기판 상부에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 패드 질화막을 증착하는 단계를 더 포함하고,
상기 패드 질화막은 상기 리세스 영역을 형성하기 위한 하드 마스크이고,
상기 리세스 영역을 형성하는 단계는
상기 반도체 기판 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 상기 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계 및
상기 감광막 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하여 이루어지고,
상기 질화막을 증착하는 단계는 산화막을 증착하는 단계를 더 포함하고,
상기 산화막은 열 산화 공정을 이용하여 30~50Å 두께로 증착하고,
상기 소자 분리막을 형성하는 단계는
하드 마스크 층을 증착하는 단계;
상기 하드 마스크층 상부에 감광막을 도포하고, 상기 감광막에 대해 노광 및 현상 공정을 통해 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 상기 하드 마스크층을 식각하여 상기 활성 영역을 정의하는 하드 마스크 패턴을 형성하는 단계를 더 포함하여 이루어지고,
상기 하드 마스크 패턴은 비정질 탄소막(Amorphous Carbon)를 이용하여 형성하고,
상기 트랜치를 형성하는 단계는 상기 트랜치 측벽에 남아있는 상기 질화막을 제거하는 단계를 더 포함하고,
상기 질화막을 제거하는 단계는 크리닝(Cleaning) 공정으로 수행하고,
상기 유동성 산화막 및 상기 질화막에 대해 평탄화 공정을 수행하고,
상기 소자 분리막을 형성하는 단계는 장벽(Barrier)을 사용하여 상기 질화막과 상기 반도체 기판 사이의 식각 선택비가 없도록 조절하여 식각 공정을 수행하여 상기 트랜치를 형성하고,
상기 장벽은 감광막 패턴 또는 하드 마스크 패턴으로 형성하고,
상기 질화막을 제거하는 단계는 크리닝(Cleaning) 공정을 통해 상기 소자 분리막의 일부를 제거하여 핀 영역을 형성하고 상기 핀의 높이(Fin Height)를 조절하는 단계를 더 포함하고,
상기 질화막을 제거하는 단계는 건식 식각(Dry Etch) 공정을 통해 상기 소자 분리막의 일부를 제거하여 핀 영역을 형성하고 상기 핀의 높이(Fin Height)를 조절하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 리세스 게이트 영역을 형성하기 위한 반도체 기판의 식각 공정을 수행한 후에 소자 분리막을 형성하기 위한 식각 공정을 수행하여 소자 분리막의 손실 없이 핀 형 활성영역을 형성할 수 있기 때문에, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점을 방지하고, 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 발생하는 불량을 방지할 수 있는 기술을 개시한다.
도 3a 내지 도 3f는 본 발명에 따른 새들 형 게이트를 형성하는 방법을 나타낸 단면도들이다. 여기서, 도 3a 내지 도 3f는 활성영역의 길이 방향에 대해 수평으로 절단한 단면도들이다.
도 3a를 참조하면, 반도체 기판(102)에 대해 열 산화 공정(Thermal Oxidation)을 수행하여 패드 산화막(Pad Oxide)(104)을 형성하고, 패드 산화막(104) 상부에 패드 질화막(Pad Nitride)(106)을 증착한다.
도 3b를 참조하면, 패드 질화막(106) 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 핀 영역을 형성하기 위한 리세스 영역을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 패드 질화막(106), 패드 산화막(104) 및 반도체 기판(102)을 순차적으로 식각하여 리세스 영역(108)을 형성한다. 이때, 패드 질화막(106)이 하드 마스크 패턴 역할을 한다.
도 3c를 참조하면, 리세스 영역(108)을 포함하는 전면 상부에 질화막(110)을 증착하고 평탄화 공정을 수행한다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polish/Planarization)를 이용하여 수행한다. 이때, 핀 영역을 보호하 기 위해 산화막(미도시)을 30~50Å 두께로 증착할 수 있다.
도 3d를 참조하면, 사진 공정 및 식각 공정을 통해 활성영역(112)을 정의하는 소자 분리막을 형성하기 위한 트랜치(Trench)(114)를 형성한다. 이때, 감광막 패턴 또는 하드 마스크 패턴 등의 장벽(Barrier)을 사용하여 질화막(110)과 반도체 기판(102)의 식각 선택비가 거의 없도록 조절하여 미리 형성되어 있는 핀 영역의 손실을 최소화한다. 여기서, 하드 마스크 패턴은 비정질 탄소막(Amorphous Carbon) 등을 이용하여 형성한다.
도 3e를 참조하면, 질화막(110)에 대한 크리닝(Cleaning) 공정을 통해 트랜치(114) 측벽에 남아있는 질화막(110)을 모두 제거한다.
도 3f를 참조하면, 트랜치(114)를 포함하는 전면 상부에 유동성 산화막(Flowable OXide; FOX)을 증착하고, 질화막(106)이 노출될 때까지 평탄화 공정을 진행하여 소자 분리막(116)을 형성한다.
도 3g를 참조하면, 리세스 영역(108)에 남아있는 질화막(110), 패드 질화막(106) 및 패드 산화막(104)을 모두 제거한다. 이때, 크리닝(Cleaning) 공정을 통해 소자 분리막(116)의 일부를 제거하여 핀 영역을 형성하고 핀의 높이(Fin Height)를 조절한다. 즉, EFH(Effective FOX Height)를 높게 조절한다.
다른 방법으로는, 리세스 영역(108)에 남아있는 질화막(110) 및 패드 질화막(106)을 모두 제거한 후 건식 식각(Dry Etch) 공정을 통해 소자 분리막(116)의 일부를 제거하는 방법을 사용할 수 있다.
본 발명은 반도체 기판(102)을 식각한 후에 소자 분리막(116)을 매립하여 핀 영역을 형성하기 때문에 핀 형성에 의한 소자 분리막(116)의 손실이 발생하지 않아 셀 트랜지스터의 특성을 향상시킬 수 있다.
도 4는 본 발명에 따른 새들 형 게이트를 핀 형 활성영역의 길이 방향에 대해 수직 방향으로 절단한 단면도이다.
도 4를 참조하면, 리세스 영역(108)을 형성할 때 핀 영역을 형성하기 때문에 추가적인 소자 분리막(116)의 식각 공정이 필요하지 않아 소자 분리막(116)의 손실(FOX Loss)이 없다.
상기한 바와 같이, 본 발명은 리세스 게이트 영역을 형성하기 위한 반도체 기판의 식각 공정을 수행한 후에 소자 분리막을 형성하기 위한 식각 공정을 수행하여 소자 분리막(116)의 손실 없이 핀 형 활성영역을 형성할 수 있기 때문에, 기생 전계 효과(Parasitic Field Effect)인 이웃 게이트 효과(Neighbor Gate Effect) 및 패싱 게이트 효과(Passing Gate Effect)에 의해 셀 트랜지스터의 특성이 열화되는 문제점을 방지할 수 있는 효과가 있다.
또한, 본 발명은 기생 캐패시턴스(Parasitic Capacitance)가 증가하여 칩 동작 특성이 열화되어 발생하는 불량을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (14)

  1. 새들 형 게이트 구조를 갖는 셀 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
    리세스 영역을 정의하는 마스크로 반도체 기판을 식각하여 핀 영역을 형성하기 위한 상기 리세스 영역을 형성하는 단계;
    상기 리세스 영역을 포함하는 전면 상부에 질화막을 증착하는 단계;
    활성영역을 정의하는 트랜치를 형성하고 유동성 산화막을 매립하여 소자 분리막을 형성하는 단계;
    상기 질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 상부에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 패드 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 패드 질화막은 상기 리세스 영역을 형성하기 위한 하드 마스크인 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서, 상기 리세스 영역을 형성하는 단계는
    상기 반도체 기판 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 상기 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계 및
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 질화막을 증착하는 단계는 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제 5 항에 있어서,
    상기 산화막은 열 산화 공정을 이용하여 30~50Å 두께로 증착하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 제 1 항에 있어서, 소자 분리막을 형성하는 단계는
    하드 마스크 층을 증착하는 단계;
    상기 하드 마스크층 상부에 감광막을 도포하고, 상기 감광막에 대해 노광 및 현상 공정을 통해 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 하드 마스크층을 식각하여 상기 활성 영역을 정의하는 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  8. 제 7 항에 있어서,
    상기 하드 마스크 패턴은 비정질 탄소막(Amorphous Carbon)를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  9. 제 1 항에 있어서,
    상기 트랜치를 형성하는 단계는 상기 트랜치 측벽에 남아있는 상기 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제 1 항에 있어서,
    상기 유동성 산화막 및 상기 질화막에 대해 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  11. 제 1 항에 있어서,
    상기 소자 분리막을 형성하는 단계는 장벽(Barrier)을 사용하여 상기 질화막과 상기 반도체 기판 사이의 식각 선택비가 없도록 조절하여 식각 공정을 수행하여 상기 트랜치를 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  12. 제 11 항에 있어서,
    상기 장벽은 감광막 패턴 또는 하드 마스크 패턴으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  13. 제 1 항에 있어서,
    상기 질화막을 제거하는 단계는 크리닝(Cleaning) 공정을 통해 상기 소자 분리막의 일부를 제거하여 핀 영역을 형성하고 상기 핀의 높이(Fin Height)를 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  14. 제 1 항에 있어서,
    상기 질화막을 제거하는 단계는 건식 식각(Dry Etch) 공정을 통해 상기 소자 분리막의 일부를 제거하여 핀 영역을 형성하고 상기 핀의 높이(Fin Height)를 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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