CN113345896A - 动态随机存取存储器装置及其制造方法 - Google Patents

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Abstract

本发明提供一种动态随机存取存储器装置及其制造方法。此动态随机存取存储器装置包括层间介电层及多个电容单元形成于该基板上。层间介电层具有多个电容单元容置通孔且包括依序形成于基板上的第一支撑层、复合介电层及第二支撑层。复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层。各电容单元容置通孔在第二绝缘层中形成第一开口，且在第一绝缘层中形成与第一开口相通的第二开口。第二开口的宽度大于第一开口的宽度。电容单元形成于电容单元容置通孔中。电容单元的顶部高于层间介电层的顶表面，且定义出凹陷区。

Description

动态随机存取存储器装置及其制造方法
技术领域
本发明有关于一种存储器装置，且特别是有关于一种动态随机存取存储器装置及其制造方法。
背景技术
随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。然而，随着存储器装置的小型化，提高产品的效能及良率变得更为困难。
举例而言，在现有的动态随机存取存储器(dynamic random access memory,DRAM)的制造方法中，电容单元是形成于多层绝缘结构的孔洞中。在后续移除多层绝缘结构的过程中，电容单元的底部容易受到损伤，进而使后续的刻蚀液很容易经过损伤的电容单元而渗入其下方的绝缘层或接触结构。如此一来，会使绝缘层、导电接触插塞，甚至更底下的基板中的元件受到损伤，进而大幅降低动态随机存取存储器装置的良率。
为了改善上述问题，可增加电容单元的底电极结构的厚度。然而，底电极结构呈杯状，随着底电极结构的厚度变厚，在多层绝缘结构的孔洞的内径大小固定的情况下，将导致底电极结构与设置于底电极结构上的介电层的接触面积变小。如此，将导致电容单元的电容值变小，进而降低存储器装置的效能。再者，这样的解决方案难以降低临界尺寸，而不利于存储器装置的小型化。
此外，杯状的底电极结构具有很高的深宽比及很小的尺寸，且其材料会产生应力。在缺乏足够支撑的情况下，很容易因为后续的加工工艺(例如，高温造成的热膨胀)而导致底电极结构倾倒或破裂，进而导致不同的电容单元之间发生短路或漏电流，如此将造成良率下降。当存储器单元的临界尺寸越小，上述底电极结构的倾倒或破裂就越容易发生。因此，随着存储器装置的微小化，上述问题将变得更加严重。
对存储器产业的业者而言，为了进一步提升动态随机存取存储器装置的效能与良率，仍有需要对动态随机存取存储器及其工艺进行改良。
发明内容
本发明实施例提供一种动态随机存取存储器装置及其制造方法，能够明显改善产品的效能与良率，并且有利于存储器装置的微小化。
本发明之一实施例揭示一种动态随机存取存储器装置，包括：基板；层间介电层，形成于基板上，其中层间介电层具有多个电容单元容置通孔，且各个电容单元容置通孔贯穿层间介电层，其中层间介电层包括：第一支撑层，形成于基板上；复合介电层，形成于第一支撑层上，复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层，其中各个电容单元容置通孔在第二绝缘层中形成第一开口，且在第一绝缘层中形成与第一开口相通的第二开口，其中第二开口的宽度大于第一开口的宽度；及第二支撑层，形成于复合介电层上；以及多个电容单元，形成于电容单元容置通孔中，其中电容单元的顶部高于层间介电层的顶表面，些电容单元的顶部定义出凹陷区。
本发明的一实施例揭示一种动态随机存取存储器装置的制造方法，包括：形成层间介电层于基板上，其中层间介电层具有多个电容单元容置通孔，且各个电容单元容置通孔贯穿层间介电层，其中形成层间介电层包括：形成第一支撑层于基板上；形成复合介电层于第一支撑层上，其中复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层，其中各个电容单元容置通孔在第二绝缘层中形成第一开口，且在第一绝缘层中形成与第一开口相通的第二开口，其中第二开口的宽度大于第一开口的宽度；及形成第二支撑层于复合介电层上；以及形成多个电容单元于电容单元容置通孔中，其中电容单元的顶部高于层间介电层的顶表面，且电容单元的顶部定义出凹陷区。
在本发明实施例所提供的动态随机存取存储器装置中，电容单元具有多个鳍状结构，且电容单元的顶部高于层间介电层的顶表面，由此可提升电容单元的感测电容，进而改善动态随机存取存储器装置的效能。在本发明实施例所提供的动态随机存取存储器装置中，电容单元容置通孔被配置为凹凸的形状，如此可通过第一支撑层、复合介电层及第二支撑层提供底电极结构良好的支撑。如此一来，可避免发生短路或漏电流，进而大幅改善动态随机存取存储器装置的良率。
附图说明
图1A至图1G为本发明一些实施例的制造动态随机存取存储器装置的各步骤中所对应的剖面示意图。
符号说明：
100:动态随机存取存储器装置
102:基板
103:隔离结构
104:接触结构
105:栅极结构
106:第一导电层
107:源极/漏极结构
110:第一支撑层
112:第一绝缘层
114:第二绝缘层
115:第一开口
116:复合介电层
117:第二开口
119:第三开口
120:第二支撑层
121:电容单元容置通孔
122:应力调整层
124:光掩膜层
125:凹陷区
130:层间介电层
140:底电极结构
140*:底电极材料
142:介电层
144:顶电极结构
146:电容单元
150:第二导电层
T1:第一厚度
T2:第二厚度
W1:第一宽度
W2:第二宽度
具体实施方式
为使本发明的目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
图1A至图1G为本发明一些实施例的制造动态随机存取存储器装置100的各步骤中所对应的剖面示意图。请参照图1A，提供基板102。在一些实施例中，可形成隔离结构103及源极/漏极结构107于基板102中。且形成接触结构104及栅极结构105于基板102上。基板102的材料可包括硅、含硅半导体、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。在本实施例中，基板102的材料为硅。在一些实施例中，隔离结构103可包括氧化硅；栅极结构105可包括单晶硅、多晶硅、金属、合金或其他合适的导电材料；接触结构104可包括单晶硅、多晶硅、金属、合金或其他合适的导电材料；且源极/漏极结构107可包括P型掺杂或N型掺杂的多晶硅。在一些实施例中，栅极结构105可包括侧壁间隔物用以与接触结构104电性绝缘。可通过任何现有的工艺形成隔离结构103、接触结构104、栅极结构105及源极/漏极结构107，在此不再详述。在本实施例中，可视需要进行平坦化工艺，以使接触结构104的顶表面与栅极结构105的顶表面齐平。
接着，形成第一导电层106于接触结构104与栅极结构105上。第一导电层106的材料可包括钛、钽、氮化钛、氮化钽、其他合适的导电材料或上述的组合。第一导电层106可为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。可通过物理气相沉积工艺、化学气相沉积、原子层沉积工艺或其他合适的沉积工艺，以形成第一导电层106。在一些实施例中，第一导电层106为由钛/氮化钛所形成的双层结构。
接着，形成层间介电层130于第一导电层106上。可通过依序形成第一支撑层110、复合介电层116及第二支撑层120，以形成层间介电层130。
第一支撑层110及第二支撑层120可提供支撑功能，以避免后续形成的底电极结构140在工艺中倾倒或破裂。可使用密度较高的材料形成第一支撑层110及第二支撑层120。再者，为了避免后续形成的第一开口115在湿式刻蚀工艺(例如，第二刻蚀工艺)中被拓宽，可使用抗酸刻蚀能力较佳的材料形成第一支撑层110及第二支撑层120。第一支撑层110与第二支撑层120可各自独立地包括氮化物、氮氧化物、碳氮化物或上述的组合。在本实施例中，第一支撑层110及第二支撑层120均为氮化物。
复合介电层116可包括交替地堆叠的至少一第一绝缘层112及至少一第二绝缘层114。在本实施例中，复合介电层116包括交替地堆叠的4层第一绝缘层112及3层第二绝缘层114，如图1A所绘示。第一绝缘层112与第二绝缘层114可各自独立地包括氧化物、氮化物、氮氧化物。为了有利于形成后续的电容单元容置通孔121，可分别使用不同的材料形成第一绝缘层112及第二绝缘层114。在本实施例中，第一绝缘层112为氧化物，且第二绝缘层114为氮化物。
接着，形成应力调整层122于第二支撑层120上，且形成光掩膜层124于应力调整层122上。应力调整层122的材料可包括氮氧化硅、氧化硅或氮化硅。光掩膜层124的材料可包括多晶硅、硼化硅(SiB)或硼氮化硅(SiBN)。
接着，进行图案化工艺，以形成多个电容单元容置通孔121于层间介电层130中。如图1B所示，首先，进行第一刻蚀工艺，以形成第一开口115穿过光掩膜层124、应力调整层122、第二支撑层120、复合介电层116及第一支撑层110。第一刻蚀工艺可为非等向性的刻蚀工艺，例如，干式刻蚀工艺。接着，如图1C所示，进行第二刻蚀工艺，以移除部分的第一绝缘层122，且在第一绝缘层112中形成与第一开口115相通的第二开口117。换言之，由第一开口115与第二开口117所构成的电容单元容置通孔121的侧壁具有凹凸的形状。第二刻蚀工艺可为等向性的刻蚀工艺，例如，湿式刻蚀工艺。为了形成第二开口117，可调整第二刻蚀工艺的刻蚀选择性。在一些实施例中。在第二刻蚀工艺中，第一绝缘层112的刻蚀速率R1相对于第二绝缘层114的刻蚀速率R2的比率R1/R2为10-100。
之后，形成多个电容单元146于电容单元容置通孔121中。首先，请参照图1D，进行第三刻蚀工艺，以在第一导电层106中形成与第一开口115相通的第三开口119，并移除光掩膜层124。第三刻蚀工艺可为非等向性的刻蚀工艺，例如，干式刻蚀工艺。接着，顺应性地形成底电极材料140*于电容单元容置通孔121、第三开口119及应力调整层122的表面上。底电极材料140*可包括钛、氮化钛、氮化钨、钽或氮化钽或其他合适的导电材料。可通过原子层沉积工艺或其他合适的沉积工艺，以形成底电极材料140*。
请参照图1E，进行第四刻蚀工艺，以移除位于第三开口119的底表面上及应力调整层122的顶表面上的底电极材料140*，从而形成底电极结构140。第四刻蚀工艺可为非等向性的刻蚀工艺，例如，干式刻蚀工艺。接着，进行第五刻蚀工艺，以移除应力调整层122，且使底电极结构140突出于第二支撑层120。第五刻蚀工艺可为干式刻蚀工艺、湿式刻蚀工艺或上述之组合。为了移除应力调整层122而保留第二支撑层120及底电极结构140，可调整第五刻蚀工艺的刻蚀选择性。在一些实施例中。在第五刻蚀工艺中，应力调整层122的刻蚀速率R3相对于第二支撑层120的刻蚀速率R4的比率R3/R4为10-100，且应力调整层122的刻蚀速率R3相对于底电极结构140的刻蚀速率R5的比率R3/R5为10-100。
请参照图1F，顺应性地形成介电层142于底电极结构140、第三开口119的底表面及第二支撑层120的顶表面上。可使用合适的高介电常数(high-k)材料形成介电层142。在一些实施例中，介电层142可包括氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化钛(TiO)、二氧化铪(HfO2)或二氧化锆(ZrO2)。可通过原子层沉积工艺或其他合适的沉积工艺，以形成介电层142。
接着，顺应性地形成顶电极结构144于介电层142上，且顶电极结构144填满电容单元容置通孔121。顶电极结构144的顶部定义出多个凹陷区125。顶电极结构144的材料可包括氮化钛或氮化钛硅(TiSiN)。可通过原子层沉积工艺或其他合适的沉积工艺，以形成顶电极结构144。在本说明书中，将底电极结构140、介电层142及顶电极结构144合称为「电容单元146」。
请参照图1G，形成第二导电层150于电容单元146上且填满凹陷区125。第二导电层150的底表面高于第二支撑层120的顶表面。第二导电层150的材料可包括硅锗或硅锗硼化合物(SiGeB)。可通过化学气相沉积工艺或其他合适的沉积工艺，以形成第二导电层150。在本实施例中，第二导电层150的材料不同于顶电极结构144的材料。如此可有助于改善动态随机存取存储器装置100的良率，此部分将于下文中详述。
在形成第二导电层150之后，后续可进行其他现有的工艺，以完成动态随机存取存储器装置100。
在本实施例所提供的动态随机存取存储器装置100的制造方法中，通过第一支撑层110及第二支撑层120提供支撑功能，可避免底电极结构140在工艺中倾倒或破裂。为了提供适当的支撑效果并且降低工艺时间与成本，可将第一支撑层110的厚度及第二支撑层120的厚度分别控制在适当的范围。例如，为了提供足够的支撑，第一支撑层110的厚度大于第二绝缘层114的厚度。请参照图1E，在一些实施例中，第一支撑层110的第一厚度T1为20-50nm，且第二支撑层120的第二厚度T2为50-150nm。
再者，在第一刻蚀工艺期间，若第一支撑层110的厚度太厚，则位于第二支撑层120的第一开口115的口径可能会被过度拓宽，而不利于装置的微小化。为了有利于装置的微小化，可将第二支撑层120的厚度相对于第一支撑层110的厚度的比值控制在适当的范围。请参照图1E，在一些实施例中，第二支撑层120的第二厚度T2相对于第一支撑层110的第一厚度T1的比值T2/T1为1.5-10.0。
请参照图1C及图1E，在本实施例所提供的动态随机存取存储器装置100的制造方法中，电容单元容置通孔121的侧壁具有凹凸的形状，且底电极结构140的侧壁对应于电容单元容置通孔121的形状。换言之，图1E的底电极结构140有一部分镶嵌于第二开口117之中，因而可获得较佳的支撑效果。相较于杯状的底电极，本实施例的底电极结构140较不容易倾倒或破裂。如此一来，能够进一步改善动态随机存取存储器装置100的良率。
若第二开口117的宽度W2(如图1C所示)太大，则不易顺应性地形成底电极结构140，且可能会造成相邻的电容单元容置通孔121彼此相通，为了避免这些问题、提供适当的支撑效果并且降低工艺时间与成本，可将第二开口117的宽度W2相对于第一开口115的宽度W1的比值控制在适当的范围。请参照图1E，在一些实施例中，第二开口117的第二宽度W2相对于第一开口115的第一宽度W1的比值W2/W1为1.1-3。
应可理解的是，图1A至图1G所绘示的复合介电层116仅用于说明，并非用以限定本发明。在一些实施例中，可改变第一绝缘层112及第二绝缘层114的数量。在另一些实施例中，复合介电层116可包括由3种以上的不同绝缘材料所构成的绝缘层，且在第二刻蚀工艺期间，这些绝缘材料的刻蚀速率彼此不同。因此，在这样的实施例中，电容单元容置通孔121的侧壁的轮廓可不同于图1C所绘示的电容单元容置通孔121的侧壁的轮廓。
请参照图1D，形成底电极材料140*于电容单元容置通孔121的步骤会产生应力。举例而言，当底电极材料140*为氮化钛时，底电极材料140*会产生拉伸应力。此应力可能会导致基板102翘曲或弯折，也可能会导致底电极结构140倾倒或破裂。在本实施例中，通过形成应力调整层122，可平衡或抵消底电极材料140*所产生的拉伸应力。因此，能够避免上述问题的发生，进一步改善动态随机存取存储器装置100的良率。
请参照图1E及图1F，电容单元容置通孔121具有高深宽比以及凹凸形状的侧壁。在本实施例中，通过原子层沉积法形成介电层142及顶电极结构144于电容单元容置通孔121中，原子层沉积法的阶梯覆盖率与填洞能力俱佳。因此，所形成的介电层142及顶电极结构144中不容易产生缝隙，可进一步改善动态随机存取存储器装置100的良率。
请参照图1G，在一些实施例中，提供一种动态随机存取存储器装置100。动态随机存取存储器装置100包括形成于基板102上的层间介电层130及多个电容单元146。层间介电层130包括依序形成于102基板上的第一支撑层110、复合介电层116及第二支撑层120。复合介电层130包括交替地堆叠的至少一第一绝缘层112及至少一第二绝缘层114。层间介电层130具有多个电容单元容置通孔121贯穿层间介电层130。各电容单元容置通孔121在第二绝缘层114中形成第一开口115，且在第一绝缘层112中形成与第一开口115相通的第二开口117。第二开口117的宽度大于第一开口115的宽度。电容单元146形成于电容单元容置通孔121中。电容单元146的顶部高于层间介电层130的顶表面，且电容单元146的顶部定义出凹陷区125。
在本实施例所提供的动态随机存取存储器装置100中，可明显提升电容单元的电容值，进而大幅改善动态随机存取存储器装置100的效能。更详言之，请参照图1G，底电极结构140的侧壁与介电层144的侧壁具有相似的凹凸的形状。因此，相较于杯状的电容单元，在本实施例的电容单元146中，底电极结构140与介电层142的接触面积较大。再者，电容单元146的顶部高于层间介电层130的顶表面且定义出凹陷区125。换言之，底电极结构140的顶部高于层间介电层130的顶表面。因此，亦可通过电容单元146所定义的凹陷区125增加底电极结构140与介电层142的接触面积。如此一来，可大幅改善动态随机存取存储器装置100的效能。
在本实施例所提供的动态随机存取存储器装置100中，可明显降低底电极结构140在工艺期间倾倒或破裂的风险，进而大幅改善存储器装置的良率。更详言之，请参照图1G，复合介电层130的侧壁具有凹凸的形状。在工艺期间，可通过第一支撑层110、复合介电层130及第二支撑层120提供底电极结构140足够的支撑。如此一来，可避免发生短路或漏电流，进而大幅改善动态随机存取存储器装置100的良率。
在本实施例中，动态随机存取存储器装置100亦包括第一导电层106以及形成于第一导电层106下方的多个接触结构104。请参照图1E，第一导电层106具有多个第三开口119，且每一个第三开口119与一个电容单元容置通孔121相通。请参照图1G，电容单元146形成于第三开口119与电容单元容置通孔121中。
在现有的DRAM装置中，电容单元通常是形成于接触结构的正上方，因此容易发生底电极结构与接触结构难以对准的问题。
请参照图1G，接触结构104受到第一导电层106的覆盖，且接触结构104的位置并未与位于第三开口119中的底电极结构140重叠。再者，接触结构104并未与底电极结构140直接接触。换言之，每一个接触结构104通过位于此接触结构104上方的第一导电层106与底电极结构140的其中一者电连接。因此，在进行湿式刻蚀工艺(即，第二刻蚀工艺)时，第一导电层106可避免刻蚀液渗入其下方，并且可保护接触结构104。当进行第三刻蚀工艺时，刻蚀工艺也不会对接触结构104造成损伤。如此一来，能够大幅改善动态随机存取存储器装置的良率。此外，接触结构104是通过位于其上方的第一导电层106与底电极结构142电连接。即使底电极结构142的位置产生偏差，仍与能够接触结构104电连接。因此，可降低工艺的困难度，并且可改善动态随机存取存储器装置的良率。
请参照图1E，在第四刻蚀工艺之后，原本位于电容单元容置通孔121中的底电极材料140*被分隔成彼此独立的两个底电极结构140。亦即，同一个电容单元容置通孔121包括两个底电极结构140，且这两个底电极结构140各自属于不同的电容单元146。再者，在一些实施例中，所有的电容单元146可共用一个顶电极结构144。因此，为了确保每一个电容单元146可各自独立地运作，位于同一个第三开口中的两个底部底电极结构140彼此并未直接接触，且位于第三开口两侧的第一导电层彼此并未直接接触。
请参照图1E，在第五刻蚀工艺之后，形成多个凹陷区125。每一个凹陷区125位于形成于不同的电容单元容置通孔121的两个底电极结构140的顶部之间。
在本实施例中，为了避免在介电层142及顶电极结构144中产生缝隙，通过原子层沉积法形成介电层142及顶电极结构144于电容单元容置通孔121中，并且使用阶梯覆盖率与填洞能力较佳的导电材料(例如，氮化钛)作为顶电极结构144的材料。因此，所形成的顶电极结构144具有顺应凹陷区125的顶表面，如图1E所绘示。在图1G之后的工艺中，会在电容单元146上方形成介电层、导电插塞、导电线路等结构。若电容单元146的顶表面不平坦，则后续的刻蚀工艺可能会对顶电极结构144造成伤害，或者刻蚀液可能沿着受损的顶电极结构144而渗入其下方的基板或接触结构。在本实施例中，通过化学气相沉积工艺在顶电极结构144之上形成第二导电层150，且使用硅锗作为第二导电层150的材料。因此，第二导电层150具有平坦的顶表面。在后续的工艺中，可避免顶电极结构144或其下方的其他元件受到损伤，进而改善动态随机存取存储器装置100的良率。
综上所述，在本发明的一些实施例所提供的动态随机存取存储器装置中，底电极结构具有凹凸的形状，因此，可大幅增加底电极结构与介电层的接触面积。再者，电容单元的顶部高于层间介电层的顶表面，亦可增加底电极结构与介电层的接触面积。如此一来，可明显提升电容单元的感测电容，进而改善动态随机存取存储器装置的效能。在本发明实施例所提供的动态随机存取存储器装置中，电容单元容置通孔的侧壁具有凹凸的形状。因此，可通过第一支撑层、复合介电层及第二支撑层提供底电极结构良好的支撑。如此一来，可避免发生短路或漏电流，进而大幅改善动态随机存取存储器装置的良率。此外，本发明的一些实施例所提供的动态随机存取存储器装置的制造方法可轻易地整合至既有的动态随机存取存储器装置工艺中，而不需额外更换或修改生产设备。因此，可在不增加工艺复杂度及生产成本的前提下，有效地改善动态随机存取存储器装置的效能与良率。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视前述的权利要求所界定者为准。

Claims (17)

1.一种动态随机存取存储器装置，其特征在于，包括：
一基板；
一层间介电层，形成于所述基板上，其中所述层间介电层具有多个电容单元容置通孔，且各所述电容单元容置通孔贯穿所述层间介电层，其中所述层间介电层包括：
一第一支撑层，形成于所述基板上；
一复合介电层，形成于所述第一支撑层上，所述复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层，其中各所述电容单元容置通孔在所述第二绝缘层中形成一第一开口，且在所述第一绝缘层中形成与所述第一开口相通的一第二开口，其中所述第二开口的宽度大于所述第一开口的宽度；及
一第二支撑层，形成于所述复合介电层上；以及
多个电容单元，形成于所述电容单元容置通孔中，其中所述电容单元的顶部高于所述层间介电层的顶表面，且所述电容单元的顶部定义出一凹陷区。
2.根据权利要求1所述的动态随机存取存储器装置，其特征在于，还包括：
一第一导电层，形成于所述基板与所述层间介电层之间，所述第一导电层具有与所述电容单元容置通孔相通的多个第三开口，所述电容单元还形成于所述第三开口中；以及
一第二导电层，形成于所述电容单元上且填满所述凹陷区，其中所述第二导电层具有一平坦的顶表面。
3.根据权利要求2所述的动态随机存取存储器装置，其特征在于，还包括多个接触结构，形成于所述第一导电层下方，
其中，所述电容单元包括多个底电极结构，所述底电极结构顺应性地形成于所述电容单元容置通孔的表面以及所述第三开口的表面，所述底电极结构的顶部高于所述层间介电层的顶表面，且各所述接触结构通过位于各所述接触结构上方的所述第一导电层与所述底电极结构的其中一者电连接，
其中，所述接触结构不与位于所述第三开口中的所述底电极结构重叠。
4.根据权利要求3所述的动态随机存取存储器装置，其特征在于，各所述电容单元容置通孔包括所述底电极结构的其中二者。
5.根据权利要求3所述的动态随机存取存储器装置，其特征在于，所述电容单元还包括：
一介电层，顺应性地形成于所述底电极结构的表面与所述层间介电层的顶表面；
一顶电极结构，顺应性地形成于所述介电层的表面，其中所述顶电极结构的顶部定义出所述凹陷区，且所述凹陷区位于形成于不同的所述电容单元容置通孔的两个所述底电极结构的顶部之间。
6.根据权利要求5所述的动态随机存取存储器装置，其特征在于，所述第二导电层的材料不同于所述顶电极结构的材料。
7.根据权利要求5所述的动态随机存取存储器装置，其特征在于，所述顶电极结构的材料包括氮化钛、氮化钛硅。
8.根据权利要求2所述的动态随机存取存储器装置，其特征在于，所述第二导电层的材料包括硅锗、硅锗硼化合物。
9.根据权利要求1所述的动态随机存取存储器装置，其特征在于，所述第一支撑层具有一第一厚度，所述第二支撑层具有一第二厚度，且所述第二厚度相对于所述第一厚度的比率为1.5-10.0。
10.根据权利要求1所述的动态随机存取存储器装置，其特征在于，所述第一绝缘层的材料为氧化物，且所述第二绝缘层的材料为氮化物，且所述第一支撑层的厚度大于所述第二绝缘层的厚度。
11.一种动态随机存取存储器装置的制造方法，其特征在于，包括：
形成一层间介电层于一基板上，其中所述层间介电层具有多个电容单元容置通孔，且各所述电容单元容置通孔贯穿所述层间介电层，其中形成所述层间介电层包括：
形成一第一支撑层于所述基板上；
形成一复合介电层于所述第一支撑层上，其中所述复合介电层包括交替地堆叠的至少一第一绝缘层及至少一第二绝缘层，其中各所述电容单元容置通孔在所述第二绝缘层中形成一第一开口，且在所述第一绝缘层中形成与所述第一开口相通的一第二开口，其中所述第二开口的宽度大于所述第一开口的宽度；及
形成一第二支撑层于所述复合介电层上；以及
形成多个电容单元于所述电容单元容置通孔中，其中所述电容单元的顶部高于所述层间介电层的顶表面，且所述电容单元的顶部定义出一凹陷区。
12.根据权利要求11所述的动态随机存取存储器装置的制造方法，其特征在于，还包括：
形成一接触结构于所述基板中；以及
形成一应力调整层于所述第二支撑层上，其中所述应力调整层的材料包括氮氧化硅、氧化硅或氮化硅。
13.根据权利要求12所述的动态随机存取存储器装置的制造方法，其特征在于，形成所述电容单元包括：
进行一第一刻蚀工艺，以形成所述第一开口穿过所述应力调整层、所述第二支撑层、所述至少一第一绝缘层、所述至少一第二绝缘层及所述第一支撑层；
进行一第二刻蚀工艺，以移除部分的所述第一绝缘层，且形成所述第二开口于所述第一绝缘层中；
进行一第三刻蚀工艺，以形成一第三开口于第一导电层中；
顺应性地形成一底电极材料于所述电容单元容置通孔、所述第三开口及所述应力调整层的表面上；
进行一第四刻蚀工艺，以移除位于所述第三开口的底表面上及所述应力调整层的顶表面上的所述底电极材料，从而形成一底电极结构；
进行一第五刻蚀工艺，以移除所述应力调整层，使所述底电极结构突出于所述第二支撑层；
顺应性地形成一介电层于所述底电极结构上、所述第三开口的底表面及所述第二支撑层的顶表面上；
顺应性地形成一顶电极结构于所述介电层上，且所述顶电极结构填满所述电容单元容置通孔，其中所述顶电极结构的顶部定义出一凹陷区。
14.根据权利要求13所述的动态随机存取存储器装置的制造方法，其特征在于，还包括：
形成一第二导电层于所述电容单元上且填满所述凹陷区，其中所述第二导电层具有一平坦的顶表面。
15.根据权利要求13所述的动态随机存取存储器装置的制造方法，其特征在于，在所述第二刻蚀工艺中，所述第一绝缘层的刻蚀速率相对于所述第二绝缘层的刻蚀速率的比率为10-100。
16.根据权利要求13所述的动态随机存取存储器装置的制造方法，其特征在于，在所述第五刻蚀工艺中，所述应力调整层的刻蚀速率相对于所述第二支撑层的刻蚀速率的比率为10-100。
17.根据权利要求13所述的动态随机存取存储器装置的制造方法，其特征在于，通过原子层沉积法形成所述介电层及所述顶电极结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW366594B (en) * 1998-01-14 1999-08-11 United Microelectronics Corp Manufacturing method for DRAM capacitor
TW381340B (en) * 1998-01-15 2000-02-01 Taiwan Semiconductor Mfg Capacitor structure of dynamic randon access memory and the manufacturing method thereof
US6624018B1 (en) * 2001-04-23 2003-09-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a DRAM device featuring alternate fin type capacitor structures
CN101207019A (zh) * 2006-12-18 2008-06-25 台湾积体电路制造股份有限公司 金属-绝缘层-金属电容器及其制造方法
KR20080108697A (ko) * 2007-06-11 2008-12-16 삼성전자주식회사 커패시터의 형성 방법 및 반도체 소자의 제조방법
CN106409812A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW366594B (en) * 1998-01-14 1999-08-11 United Microelectronics Corp Manufacturing method for DRAM capacitor
TW381340B (en) * 1998-01-15 2000-02-01 Taiwan Semiconductor Mfg Capacitor structure of dynamic randon access memory and the manufacturing method thereof
US6624018B1 (en) * 2001-04-23 2003-09-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a DRAM device featuring alternate fin type capacitor structures
CN101207019A (zh) * 2006-12-18 2008-06-25 台湾积体电路制造股份有限公司 金属-绝缘层-金属电容器及其制造方法
KR20080108697A (ko) * 2007-06-11 2008-12-16 삼성전자주식회사 커패시터의 형성 방법 및 반도체 소자의 제조방법
CN106409812A (zh) * 2015-07-31 2017-02-15 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

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