CN113130746A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113130746A
CN113130746A CN201911391538.9A CN201911391538A CN113130746A CN 113130746 A CN113130746 A CN 113130746A CN 201911391538 A CN201911391538 A CN 201911391538A CN 113130746 A CN113130746 A CN 113130746A
Authority
CN
China
Prior art keywords
layer
dielectric layer
electrode layer
semiconductor substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911391538.9A
Other languages
English (en)
Other versions
CN113130746B (zh
Inventor
蔡巧明
乔欢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201911391538.9A priority Critical patent/CN113130746B/zh
Publication of CN113130746A publication Critical patent/CN113130746A/zh
Application granted granted Critical
Publication of CN113130746B publication Critical patent/CN113130746B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Abstract

本申请提供半导体结构及其形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底中形成多个沟槽；在所述半导体衬底表面以及所述多个沟槽的侧壁和底部依次形成第一介电层和第一电极层；在所述第一电极层上形成多个依次堆叠的堆栈结构，其中，所述堆栈结构包括依次形成的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。所述的半导体结构及其形成方法避免在后续形成接触孔的工艺中，对所述介电层和电极层造成较大的过刻蚀。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电容器是在超大规模集成电路中常用的无源元件，主要包括多晶硅-绝缘体-多晶硅结构(PIP，Polysilicon-Insulator-Polysilicon)、金属-绝缘体-硅结构(MIS，Metal-Insulator-Silicon)和金属-绝缘体-金属结构(MIM，Metal-Insulator-Metal)等。
相对于集成电路(IC)内的其他电容器类型，深沟槽电容器(DeepTrenchCapacitor)具有更高的容量，并且不易漏电，可靠性高。为了进一步增加电容器的容量，除了增加所述深沟槽的深度，还产生了多层并联的电容器结构。所述的多层并联的电容器结构包括多层电极层以及位于相邻电极层之间的介电层。增加所述电极层的层数，减小所述介电层的厚度都可以增加所述电容器单位面积的电容值。因此，所述电极层和所述介电层的厚度都在不断降低，这就致使后续工艺中，刻蚀位于所述多层并联的电容器结构上的层间介质层形成接触孔时(所述接触孔用于填充金属，从而形成电连接所述电极层的金属互连结构时)，刻蚀工艺难以精确控制，会产生过刻蚀从而电连接至下一电极层。
因此，需要探索新的深沟槽电容器结构及其形成方法。
发明内容
本申请提供一种半导体结构及其形成方法，避免了深沟槽电容器制作工艺中，深沟槽电容器的电极层和介电层持续变薄导致的问题。
本申请的一方面提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底中形成多个沟槽；在所述半导体衬底表面以及所述多个沟槽的侧壁和底部依次形成第一介电层和第一电极层；在所述第一电极层上形成多个依次堆叠的堆栈结构，其中，所述堆栈结构包括依次形成的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
可选的，所述阻挡层为台阶覆盖率小于33％的材料。
可选的，所述阻挡层材料为掺碳的氮化硅。
可选的，所述阻挡层的厚度范围为100埃至400埃。
可选的，所述电极层或者第一电极层的厚度范围为1500埃至2500埃，所述介电层或者第一介电层的厚度范围为50埃至100埃。
可选的，所述沟槽的深宽比大于15。
可选的，所述方法还包括：刻蚀所述电极层，阻挡层、介质层以及第一电极层和第一介电层，形成阶梯状的多层结构，所述阶梯状的多层结构中的每一层分别停止在阻挡层或者半导体衬底表面。
可选的，所述介电层包括第二介电层和第三介电层；所述阻挡层包括第二阻挡层和第三阻挡层；所述电极层包括第二电极层和第三电极层。
可选的，所述介电层还包括第四介电层，所述阻挡层还包括第四阻挡层，所述电极层还包括第四电极层。
可选的，所述电极层或者第一电极层材料为金属或者多晶硅，所述介电层或者第一介电层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
一种半导体结构，包括：半导体衬底；多个沟槽，位于所述半导体衬底中；第一介电层，位于所述半导体衬底表面以及所述多个沟槽的侧壁和底部；第一电极层，位于所述第一介电层表面以及所述多个沟槽的侧壁和底部；多个堆栈结构，其中，所述堆栈结构包括依次形成在所述第一电极层上的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
可选的，所述阻挡层为台阶覆盖率小于33％的材料。
可选的，所述阻挡层材料为掺碳的氮化硅。
可选的，所述阻挡层的厚度范围为100埃至400埃。
可选的，所述电极层或者第一电极层的厚度范围为1500埃至2500埃，所述介电层或者第一介电层的厚度范围为50埃至100埃。
可选的，所述沟槽的深宽比大于15。
可选的，所述介电层包括第二介电层和第三介电层；所述阻挡层包括第二阻挡层和第三阻挡层；所述电极层包括第二电极层和第三电极层。
可选的，所述介电层还包括第四介电层，所述阻挡层还包括第四阻挡层，所述电极层还包括第四电极层。
可选的，所述电极层或者第一电极层材料为金属或者多晶硅，所述介电层或者第一介电层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
本申请所述的半导体结构及其形成方法，在所述介电层表面形成阻挡层，所述阻挡层作为所述介电层的刻蚀阻挡层，避免在后续形成接触孔的工艺中，由于所述介电层和电极层持续变薄而对所述介电层和电极层造成较大的过刻蚀，甚至刻蚀穿通某一介电层和电极层，使金属互连结构电连接至非设定的电极层。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2为形成刻蚀缺陷的半导体结构的示意图；
图3至图12为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
如图1所示，为一种半导体结构的示意图，所述半导体结构包括半导体衬底210，所述半导体衬底210中形成有沟槽，所述半导体衬底表面以及沟槽的底部和侧壁依次沉积有第一介电层220，第一导电层222，第二介电层230，第二导电层232，第三介电层240以及第三导电层242。附图1所示结构为一种深沟槽电容器。
所述深沟槽电容器结构的第一导电层222，第二导电层232以及第三导电层242都需要通过金属互连结构连接至特定的端子，因此，根据工艺设计要求，还要执行刻蚀工艺去除部分所述第三导电层242形成第一阶梯(停止在所述第三介电层240上)，刻蚀去除部分所述第三介质层240和第二导电层232形成第二阶梯(停止在所述第二介电层230上)，刻蚀去除部分所述第二介电层230和第一导电层222和第一介电层220形成第三阶梯。然而，由于所述第三介电层240，第二介电层230的厚度较薄，一般为几十埃，因此，所述刻蚀工艺很难准确停止在所述第三介电层240和第二介电层230上。如附图2所示，一般都会损失大部分的所述第三介电层240和第二介电层230，最终分别停在所述第二导电层232以及第一导电层222上。
后续工艺中，所述电容器结构表面还会形成层间介质层(ILD)，再通过刻蚀工艺刻蚀所述层间介质层以及位于所述第二导电层232以及第三导电层242上的其他膜层形成通孔。由于所述第二介电层230和第三介电层240之前的刻蚀工艺中已经遭受较大的损失(Loss)，在刻蚀形成所述通孔的工艺中，会继续造成第二介电层230，第三介电层240和第一导电层222，第二导电层232和第三导电层242的损失，并且对所述膜层的表面造成一定的损伤，在过刻蚀严重的情况下，某些导电层甚至可能被完全穿透，从而使通孔连接至其他导电层去。
基于此，本申请实施例提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底中形成多个沟槽；在所述半导体衬底表面以及所述多个沟槽的侧壁和底部依次形成第一介电层和第一电极层；在所述第一电极层上形成多个依次堆叠的堆栈结构，其中，所述堆栈结构包括依次形成的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
参考图3，首先提供半导体衬底110，半导体衬底110的材料可以为硅(Si)、锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或者其它的材料，例如砷化镓等III-V族化合物。半导体衬底110的材质可以是单晶硅、多晶硅、非晶硅中的一种。半导体衬底110的材质也可以是硅锗化合物。半导体衬底110还可以是绝缘体上硅结构或硅上外延层结构。在半导体衬底110中，可形成有半导体器件(未示出)，例如具有栅极、源极和漏极的金属氧化物半导体器件。
继续参考图3，在所述半导体衬底110中形成多个沟槽111，所述的多个沟槽111在所述半导体衬底中可以按照阵列排列。所述多个沟槽111中的每一个的深度D为25μm至35μm，所述多个沟槽中的每一个的宽度W为0.8μm至2.0μm，例如，1.0μm、1.2μm、1.5μm、1.8μm等。且所述多个沟槽111中的每一个的深宽比大于15，例如所述沟槽的深宽比为20或者25。
所述多个沟槽111中的每一个都要形成深沟电容器，为了清楚显示所述结构，附图4仅仅选取所述多个沟槽111中的一个进行示意性表示。
之后，在所述多个沟槽111内以及所述半导体衬底110的表面上形成多个依次堆叠的堆栈结构，其中，所述堆栈结构包括依次形成的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。本申请实施例中，所述堆栈结构的数量至少一个，可选的，所述堆栈结构的数量为三个或者四个。参考附图5-9所示，为所述堆栈结构为三个时，所述半导体器件制作方法各个步骤的结构示意图。
参考附图5所示，在所述半导体衬底110的表面以及所述沟槽111的侧壁以及底部形成第一介电层120。所述第一介电层120的材料可以是氧化硅(SiO2)、氮化硅、氮氧化硅等或者由所述材料组合成的复合层，例如氧化硅-氮化硅-氧化硅复合层(ONO)。所述第一介电层120可以通过物理气相沉积、化学气相沉积或原子层沉积形成。所述第一介电层的厚度范围为50埃至100埃。在本申请的一个具体实施例中，采用化学气相沉积工艺形成ONO层作为第一介电层120。
参考附图6所示，作为一个可选的步骤，在所述第一介电层120对应于半导体衬底的表面，以及所述沟槽111的底部形成第一阻挡层121，所述第一阻挡层121的厚度范围为100埃至400埃，例如250埃，300埃，350埃等。在本申请的一些实施例中，也可以不形成所述第一阻挡层121。本申请的附图6至附图12虽然标出了所述第一阻挡层121，但是在附图6至附图12中，所述的第一阻挡层121都是可以去除的。
所述第一阻挡层121可以通过物理气相沉积、化学气相沉积、原子层沉积、溅射或其他合适的工艺形成。在采用所述工艺形成所述第一阻挡层121时，所述第一阻挡层121的材料必须为台阶覆盖率非常小的材料，从而使所述第一阻挡层121仅仅形成在半导体衬底110以及所述沟槽111底部对应的表面上，而在所述沟槽111的侧壁则不会形成所述第一阻挡层121。所述第一阻挡层121的台阶覆盖率例如要小于33％，更进一步，所述第一阻挡层121的台阶覆盖率例如要小于15％。
所述的台阶覆盖率(step coverage rate)是台阶覆盖性的一个名词，是在热氧化成膜、沉积成膜、涂胶、金属溅射成膜时考量膜层跨台阶时在台阶处(例如沟槽的水平面与垂直面的相交处)厚度损失的一个指标，就是跨台阶处的膜层厚度与平坦处膜层厚度比值的百分数(例如沟槽侧壁的膜层厚度与沟槽底部的膜层厚度比值的百分数)。
所述第一阻挡层121的材料可以是掺碳的氮化硅(Nitrogen Doped Carbide，NDC)或一些其他合适的介电材料。通过物理气相沉积、化学气相沉积、原子层沉积工艺形成所述第一阻挡层121时，还可以通过调整上述工艺的温度，气体流量等进一步调整工艺的台阶覆盖率，从而控制所述第一阻挡层121的生成。
在本申请的一个具体实施例中，采用化学气相沉积工艺形成所述第一阻挡层121，具体工艺条件例如为：采用4MS(四甲基硅烷)，NH3作为化学气相沉积的反应原料，反应温度为300～500度，反应气体4MS(四甲基硅烷)流量为500～1500ccm，NH3流量为3000～6000ccm，形成的所述第一阻挡层121的厚度为200埃。
参考附图7所示，在所述第一阻挡层121的表面，以及沟槽侧壁的第一介电层120的表面，形成第一电极层122(若无第一阻挡层121，则直接在所述第一介电层120表面形成所述第一电极层122)。也就是说，所述第一电极层122位于所述半导体衬底110，所述沟槽111侧壁以及底部对应的位置上。
第一电极层122的材料可以是诸如银(Ag)、铜(Au)、铂(Pt)、钨(W)等的金属材料，也可以是诸如氮化钽(TaN)、氮化钛(TiN)等的导电材料、或者多晶硅，以及上述材料的任意组合。所述第一电极层122可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀、溅射或其他合适的工艺形成。本申请的一个具体实施例中，采用化学气相沉积工艺形成多晶硅层作为所述第一电极层122。
参考附图8所示，在所述第一电极层122的表面形成第二介电层130，也就是说，所述第二介电层130的位置对应于所述半导体衬底110以及所述沟槽111的侧壁和底部。
所述第二介电层130的材料可以是氧化硅(SiO2)、氮化硅、氮氧化硅等或者由所述材料组合成的复合层，例如氧化硅-氮化硅-氧化硅复合层(ONO)。所述第二介电层130可以通过物理气相沉积、化学气相沉积或原子层沉积形成。所述第二介电层的厚度范围为50埃至100埃。在本申请的一个具体实施例中，采用化学气相沉积工艺形成ONO层作为第二介电层130。
继续参考附图8所示，在位置对应于半导体衬底表面所述第二介电层130上，以及位置对应于所述沟槽111底部的第二介电层130上形成第二阻挡层131，所述第二阻挡层131的厚度范围为100埃至400埃，例如150埃，220埃，360埃等。
所述第二阻挡层131可以通过物理气相沉积、化学气相沉积、原子层沉积、溅射或其他合适的工艺形成。在采用所述工艺形成所述第二阻挡层131时，所述第二阻挡层131的材料必须为台阶覆盖率非常小的材料，从而使所述第二阻挡层131仅仅形成在半导体衬底110以及所述沟槽111底部对应的第二介电层130表面上，而在所述沟槽111侧壁对应的第二介电层130表面上则不会形成所述第二阻挡层131。所述第二阻挡层131的台阶覆盖率例如要小于33％，更进一步，所述第二阻挡层131的台阶覆盖率例如要小于15％。
所述第二阻挡层131的材料可以是掺碳的氮化硅(Nitrogen Doped Carbide，NDC)或一些其他合适的介电材料。通过物理气相沉积、化学气相沉积、原子层沉积工艺形成所述第二阻挡层131时，还可以通过调整上述工艺的温度，气体流量等进一步调整工艺的台阶覆盖率，从而控制所述第二阻挡层131的生成。
在本申请的一个具体实施例中，采用化学气相沉积工艺形成所述第二阻挡层131，具体工艺条件例如为：采用4MS(四甲基硅烷)，NH3作为化学气相沉积的反应原料，反应温度为300～500度，反应气体4MS(四甲基硅烷)流量为500～1500ccm，NH3流量为3000～6000ccm，形成的所述第二阻挡层131的厚度为180埃。
继续参考附图8，在所述第二阻挡层131的表面，以及对应于所述沟槽侧壁的第二介电层130上形成第二电极层132。也就是说，所述第二电极层132的位置对应于所述半导体衬底110，所述沟槽111侧壁以及底部。
第二电极层132的材料可以是诸如银(Ag)、铜(Au)、铂(Pt)、钨(W)等的金属材料，也可以是诸如氮化钽(TaN)、氮化钛(TiN)等的导电材料、或者多晶硅，以及上述材料的任意组合。所述第二电极层132可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀、溅射或其他合适的工艺形成。本申请的一个具体实施例中，采用化学气相沉积工艺形成多晶硅层作为所述第二电极层132。
本申请实施例中，所述第二介电层130，所述第二阻挡层131，所述第二电极层132构成一个堆栈结构，定义所述堆栈结构为第二堆栈结构。所述堆栈结构的定义仅仅为了描述的方便。
参考附图9所述，在所述第二堆栈结构上继续形成第三堆栈结构，所述第三堆栈结构包括第三介电层140，第三阻挡层141，第三电极层142。其中，所述第三介电层140位于所述第二电极层132上，也就是说，所述第三介电层140位置对应于半导体衬底表面，以及所述沟槽111的侧壁和底部；所述第三阻挡层141位于所述第三介电层140上，位置仅对应于所述半导体衬底以及所述沟槽111的底部；所述第三电极层142位于所述第三阻挡层141表面，以及位置对应于所述沟槽侧壁的第三介电层上，也就是说，所述第三电极层142位置对应于所述半导体衬底以及所述沟槽的侧壁和底部。
所述第三介电层140的材料可以是氧化硅(SiO2)、氮化硅、氮氧化硅等或者由所述材料组合成的复合层，例如氧化硅-氮化硅-氧化硅复合层(ONO)。所述第三介电层140可以通过物理气相沉积、化学气相沉积或原子层沉积形成。所述第三介电层140的厚度范围为50埃至100埃。在本申请的一个具体实施例中，采用化学气相沉积工艺形成ONO层作为第三介电层140。
所述第三阻挡层141的厚度范围为100埃至400埃，例如180埃，230埃，300埃，360埃等。所述第三阻挡层141可以通过物理气相沉积、化学气相沉积、原子层沉积、溅射或其他合适的工艺形成。在采用所述工艺形成所述第三阻挡层141时，所述第三阻挡层141的材料必须为台阶覆盖率非常小的材料，从而使所述第三阻挡层141仅仅形成在半导体衬底110以及所述沟槽111底部对应的第三介电层140表面上，而在所述沟槽111侧壁对应的第三介电层140表面上则不会形成所述第三阻挡层141。所述第三阻挡层141的台阶覆盖率例如要小于33％，更进一步，所述第第三阻挡层141的台阶覆盖率例如要小于15％。
所述第三阻挡层141的材料可以是掺碳的氮化硅(Nitrogen Doped Carbide，NDC)或一些其他合适的介电材料。通过物理气相沉积、化学气相沉积、原子层沉积工艺形成所述第三阻挡层141时，还可以通过调整上述工艺的温度，气体流量等进一步调整工艺的台阶覆盖率，从而控制所述第三阻挡层141的生成。
在本申请的一个具体实施例中，采用化学气相沉积工艺形成所述第三阻挡层141，具体工艺条件例如为：采用4MS(四甲基硅烷)，NH3作为化学气相沉积的反应原料，反应温度为300～500度，反应气体4MS(四甲基硅烷)流量为500～1500ccm，NH3流量为3000～6000ccm，形成的所述第三阻挡层141的厚度为200埃。
第三电极层142的材料可以是诸如银(Ag)、铜(Au)、铂(Pt)、钨(W)等的金属材料，也可以是诸如氮化钽(TaN)、氮化钛(TiN)等的导电材料、或者多晶硅，以及上述材料的任意组合。所述第三电极层142可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀、溅射或其他合适的工艺形成。本申请的一个具体实施例中，采用化学气相沉积工艺形成多晶硅层作为所述第三电极层142。
本申请的实施例中，所述的半导体衬底上以及所述沟槽中可以仅形成所述第二堆栈结构和第三堆栈结构，也可以继续形成第四堆栈结构，第五堆栈结构，第六堆栈结构等。所述第四堆栈结构，第五堆栈结构，第六堆栈结构同所述第二堆栈结构和第三堆栈结构一样，都包括介电层，阻挡层和电极层，所述的介电层，阻挡层和电极层的形成工艺以及材料都参考第二堆栈结构和第三堆栈结构中各介电层，阻挡层和电极层。
在本申请的一些实施例中，所述第一介电层120，第二介电层130，第三介电层140(若还有第四堆栈结构以及第五堆栈结构，则还包括第四介电层，第五介电层)的材料可以相同也可以不同，优选所述第一介电层120，第二介电层130，第三介电层140的材料相同，厚度以及形成工艺都相同。例如所述第一介电层120，第二介电层130，第三介电层140的材料都为ONO，厚度范围为50埃至100埃。
在本申请的一些实施例中，所述第一阻挡层121，第二阻挡层131，第三阻挡层141(若还有第四堆栈结构以及第五堆栈结构，则还包括第四阻挡层，第五阻挡层)的材料可以相同也可以不同，优选所述所述第一阻挡层121，第二阻挡层131，第三阻挡层141的材料相同，厚度以及形成工艺都相同。例如所述所述第一阻挡层121，第二阻挡层131，第三阻挡层141的材料都为NDC，厚度范围都为100埃至400埃。
在本申请的一些实施例中，所述第一电极层122，第二电极层132，第三电极层142(若还有第四堆栈结构以及第五堆栈结构，则还包括第四电极层，第五电极层)的材料可以相同也可以不同，优选所述所述第一电极层122，第二电极层132，第三电极层142的材料相同，厚度也相同。(例如为多晶硅)例如，所述第一电极层122，第二电极层132，第三电极层142的材料为多晶硅，厚度范围为1500埃至2500埃。
综上，本申请实施例所述的介电层可以包括第二介电层和第三介电层；所述阻挡层可以包括第二阻挡层和第三阻挡层；所述电极层可以包括第二电极层和第三电极层。进一步，所述介电层还可以包括第四介电层，所述阻挡层还可以包括第四阻挡层，所述电极层还可以包括第四电极层。
本申请的一些实施例中，所述方法还包括：刻蚀所述电极层，阻挡层以及介质层，形成阶梯状的多层结构，其中，所述刻蚀电极层，阻挡层以及介质层的工艺可以包括多次刻蚀，其中，所述的多个阻挡层以及半导体衬底分别作为每次刻蚀工艺的刻蚀停止层。所述阶梯状的多层结构中的每一层分别停止在阻挡层表面或者半导体衬底表面。
参考附图10所示，首先刻蚀所述第三电极层142，去除位于半导体衬底对应位置的部分第三电极层142，所述的刻蚀工艺停止在所述第三阻挡层141上。刻蚀所述第三电极层142的工艺例如为干法刻蚀，所用的刻蚀气体包括CxFy，CxHyFz，N2以及O2等，所述刻蚀气体对所述第三电极层142和所述的第三阻挡层141具有较高的刻蚀选择比。
参考附图11所示，继续刻蚀所述第三阻挡层141，第三介电层140以及第二电极层132，去除所述第三阻挡层141，第三介电层140以及第二电极层132对应于半导体衬底上的部分，且刻蚀后的所述第三阻挡层141，第三介电层140以及第二电极层132与刻蚀后的第三电极层142成台阶状分布。刻蚀所述第三阻挡层141，第三介电层140以及第二电极层132的工艺停止在第二阻挡层131上。
刻蚀所述第三阻挡层141，第三介电层140以及第二电极层132的工艺例如为干法刻蚀工艺。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CxFy，CxHyFz，N2以及O2等。
参考附图12所示，继续刻蚀所述第二阻挡层131，第二介电层130，第一电极层122，第一阻挡层121(若存在)，第一介电层120对应于半导体衬底上的部分，所述的刻蚀工艺停止在半导体衬底表面。刻蚀后的所述第二阻挡层131，第二介电层130，第一电极层122，第一阻挡层121(若存在)以及第一介电层120，以及刻蚀后的所述第三阻挡层141，第三介电层140以及第二电极层132和刻蚀后的第三电极层142成台阶状分布。
刻蚀所述第二阻挡层131，第二介电层130，第一电极层122，第一阻挡层121，第一介电层120的工艺例如为干法刻蚀工艺。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CxFy，CxHyFz，N2以及O2等。
本申请还提供了一种半导体结构，参考附图9所示，所述结构包括：半导体衬底110；多个沟槽111(见图3所示，图9中所述沟槽111已被完全填充)，位于所述半导体衬底110中；第一介电层120，位于所述半导体衬底110表面以及所述多个沟槽111的侧壁和底部；第一电极层122，位于所述第一介电层120表面以及所述多个沟槽111的侧壁和底部；多个堆栈结构，其中，所述堆栈结构包括依次形成在所述第一电极层上的介电层(包括第二介电层130和第三介电层140)，阻挡层(包括第二阻挡层131和第三阻挡层141)和电极层(包括第二电极层132和第三电极层142)，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
本申请实施例中，所述第二介电层130，所述第二阻挡层131，所述第二电极层132构成一个堆栈结构，定义所述堆栈结构为第二堆栈结构。所述堆栈结构的定义仅仅为了描述的方便。所述第三堆栈结构位于所述第二堆栈结构上，所述第三堆栈结构包括第三介电层140，第三阻挡层141，第三电极层142。本申请的实施例中，所述的半导体衬底上以及所述沟槽中可以仅形成所述第二堆栈结构和第三堆栈结构，也可以继续形成第四堆栈结构，第五堆栈结构，第六堆栈结构等。所述第四堆栈结构，第五堆栈结构，第六堆栈结构同所述第二堆栈结构和第三堆栈结构一样，都包括介电层，阻挡层和电极层，所述的介电层，阻挡层和电极层的形成工艺以及材料都参考第二堆栈结构和第三堆栈结构中各介电层，阻挡层和电极层。
本申请的一些实施例中，所述阻挡层为台阶覆盖率小于33％的材料。所述阻挡层材料可以是掺碳的氮化硅(Nitrogen Doped Carbide，NDC)或一些其他合适的介电材料，所述阻挡层的厚度范围为100埃至400埃。
本申请的一些实施例中，所述介电层包括第二介电层和第三介电层；所述阻挡层包括第二阻挡层和第三阻挡层；所述电极层包括第二电极层和第三电极层。进一步，所述介电层还包括第四介电层，所述阻挡层还包括第四阻挡层，所述电极层还包括第四电极层。
本申请的一些实施例中，所述电极层的厚度范围为1500埃至2500埃，所述介电层的厚度范围为50埃至100埃。所述电极层材料可以是诸如银(Ag)、铜(Au)、铂(Pt)、钨(W)等的金属材料，也可以是诸如氮化钽(TaN)、氮化钛(TiN)等的导电材料、或者多晶硅，以及上述材料的任意组合。所述介电层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
本申请的一些实施例中，所述沟槽的深宽比大于15，例如所述沟槽的深宽比为20或者25。
本申请所述的半导体结构及其形成方法，在所述光刻胶层内形成开口尺寸从开口顶端至开口底端逐步减小的第一开口；然后将所述第一开口的图形转移至位于半导体衬底上的多层介电层和多层电极层，形成贯穿所述多层介电层和多层电极层并暴露出半导体衬底的第二开口，从而可以在沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层后，使所述第二开口侧壁的电极层呈阶梯状分布。所述第二开口侧壁阶梯状分布的第二开口，可以是后续将所述按照工艺设计需要将多层电极层以及半导体衬底进行电连接的工艺中，只需要执行单次刻蚀所述层间介质层的工艺即可，减少了半导体器件制作工艺中制作光刻胶掩膜的次数，节约了工艺步骤和工艺成本。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”和/或“包括着”，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成多个沟槽；
在所述半导体衬底表面以及所述多个沟槽的侧壁和底部依次形成第一介电层和第一电极层；
在所述第一电极层上形成多个依次堆叠的堆栈结构，其中，所述堆栈结构包括依次形成的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层为台阶覆盖率小于33％的材料。
3.如权利要求2所述半导体结构的形成方法，其特征在于，所述阻挡层材料为掺碳的氮化硅。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的厚度范围为100埃至400埃。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述电极层或者第一电极层的厚度范围为1500埃至2500埃，所述介电层或者第一介电层的厚度范围为50埃至100埃。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述沟槽的深宽比大于15。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述方法还包括：刻蚀所述电极层，阻挡层、介质层以及第一电极层和第一介电层，形成阶梯状的多层结构，所述阶梯状的多层结构中的每一层分别停止在阻挡层或者半导体衬底表面。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述介电层包括第二介电层和第三介电层；所述阻挡层包括第二阻挡层和第三阻挡层；所述电极层包括第二电极层和第三电极层。
9.如权利要求9所述半导体结构的形成方法，其特征在于，所述介电层还包括第四介电层，所述阻挡层还包括第四阻挡层，所述电极层还包括第四电极层。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述电极层或者第一电极层材料为金属或者多晶硅，所述介电层或者第一介电层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
11.一种半导体结构，其特征在于，包括：
半导体衬底；
多个沟槽，位于所述半导体衬底中；
第一介电层，位于所述半导体衬底表面以及所述多个沟槽的侧壁和底部；
第一电极层，位于所述第一介电层表面以及所述多个沟槽的侧壁和底部；
多个堆栈结构，其中，所述堆栈结构包括依次形成在所述第一电极层上的介电层，阻挡层和电极层，所述介电层位置对应于所述半导体衬底以及所述沟槽侧壁和底部，所述阻挡层位置对应于所述半导体衬底以及沟槽底部，所述电极层位置对应于所述半导体衬底以及所述沟槽侧壁和底部。
12.如权利要求11所述半导体结构，其特征在于，所述阻挡层为台阶覆盖率小于33％的材料。
13.如权利要求11所述半导体结构，其特征在于，所述阻挡层材料为掺碳的氮化硅。
14.如权利要求11所述半导体结构，其特征在于，所述阻挡层的厚度范围为100埃至400埃。
15.如权利要求11所述半导体结构，其特征在于，所述电极层或者第一电极层的厚度范围为1500埃至2500埃，所述介电层或者第一介电层的厚度范围为50埃至100埃。
16.如权利要求11所述半导体结构，其特征在于，所述沟槽的深宽比大于15。
17.如权利要求11所述半导体结构，其特征在于，所述介电层包括第二介电层和第三介电层；所述阻挡层包括第二阻挡层和第三阻挡层；所述电极层包括第二电极层和第三电极层。
18.如权利要求17所述半导体结构，其特征在于，所述介电层还包括第四介电层，所述阻挡层还包括第四阻挡层，所述电极层还包括第四电极层。
19.如权利要求11所述半导体结构，其特征在于，所述电极层或者第一电极层材料为金属或者多晶硅，所述介电层或者第一介电层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
CN201911391538.9A 2019-12-30 2019-12-30 半导体结构及其形成方法 Active CN113130746B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911391538.9A CN113130746B (zh) 2019-12-30 2019-12-30 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911391538.9A CN113130746B (zh) 2019-12-30 2019-12-30 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113130746A true CN113130746A (zh) 2021-07-16
CN113130746B CN113130746B (zh) 2022-09-30

Family

ID=76767450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911391538.9A Active CN113130746B (zh) 2019-12-30 2019-12-30 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113130746B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117769350A (zh) * 2024-01-16 2024-03-26 荣耀终端有限公司 电容器及其制造方法、电子设备
WO2024066278A1 (zh) * 2022-09-29 2024-04-04 长鑫存储技术有限公司 沟槽电容器封装结构及其制备方法、半导体结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050074943A1 (en) * 2003-10-03 2005-04-07 Su-Chen Lai [method of fabricating deep trench capacitor]
CN101047184A (zh) * 2006-03-29 2007-10-03 联华电子股份有限公司 电容结构及其制作方法
CN101819922A (zh) * 2009-02-27 2010-09-01 中芯国际集成电路制造(上海)有限公司 金属-绝缘体-金属电容器及其制造方法
CN102222614A (zh) * 2011-06-23 2011-10-19 上海宏力半导体制造有限公司 功率金属氧化物场效应管的形成方法
CN102386094A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成瓶式沟槽以及瓶式沟槽电容器的方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107425018A (zh) * 2016-05-24 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050074943A1 (en) * 2003-10-03 2005-04-07 Su-Chen Lai [method of fabricating deep trench capacitor]
CN101047184A (zh) * 2006-03-29 2007-10-03 联华电子股份有限公司 电容结构及其制作方法
CN101819922A (zh) * 2009-02-27 2010-09-01 中芯国际集成电路制造(上海)有限公司 金属-绝缘体-金属电容器及其制造方法
CN102386094A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成瓶式沟槽以及瓶式沟槽电容器的方法
CN102222614A (zh) * 2011-06-23 2011-10-19 上海宏力半导体制造有限公司 功率金属氧化物场效应管的形成方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107425018A (zh) * 2016-05-24 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066278A1 (zh) * 2022-09-29 2024-04-04 长鑫存储技术有限公司 沟槽电容器封装结构及其制备方法、半导体结构
CN117769350A (zh) * 2024-01-16 2024-03-26 荣耀终端有限公司 电容器及其制造方法、电子设备

Also Published As

Publication number Publication date
CN113130746B (zh) 2022-09-30

Similar Documents

Publication Publication Date Title
CN110121774B (zh) 形成三维存储设备的栅极结构的方法
US9252205B2 (en) DRAM memory device with manufacturable capacitor
US8896136B2 (en) Alignment mark and method of formation
US7332764B2 (en) Metal-insulator-metal (MIM) capacitor and method of fabricating the same
US10032711B2 (en) Integrating metal-insulator-metal capacitors with air gap process flow
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
US10680009B2 (en) Method for forming gate structure of three-dimensional memory device
US9337188B2 (en) Metal-insulator-metal capacitor structure
JP2022535790A (ja) 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法
US10910382B2 (en) Method for fabricating semiconductor device
US11855128B2 (en) Metal insulator metal (MIM) structure and manufacturing method thereof
TW202125701A (zh) 積體電路、半導體結構及形成溝槽電容器的方法
CN113130746B (zh) 半导体结构及其形成方法
US10998227B2 (en) Metal insulator metal capacitor with extended capacitor plates
CN113013092A (zh) 半导体结构的形成方法及半导体结构
KR102462439B1 (ko) 반도체 소자의 제조 방법
US11903182B2 (en) Capacitor and manufacturing method therefor
US11063113B2 (en) Capacitor and method for fabricating the same
US20230154843A1 (en) Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
CN113130449B (zh) 半导体结构的形成方法
US10283412B2 (en) Semiconductor device and fabrication method thereof
CN113345896B (zh) 动态随机存取存储器装置及其制造方法
TWI832415B (zh) 半導體元件及其形成方法
KR101106049B1 (ko) 반도체 소자의 제조방법 및 이에 의한 반도체 소자
US9171897B1 (en) Area efficient series MIM capacitor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant