CN107425018A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底的表面上形成有第一介电层，在第一介电层上形成图案化的掩膜层；形成位于所述半导体衬底中的深沟槽；在深沟槽的底部和侧壁上形成第二介电层；沉积形成第一多晶硅层填充所述深沟槽；进行第一回蚀刻以蚀刻去除部分第一多晶硅层，其中，剩余的第一多晶硅层的顶面高于第一介电层的顶面，并低于掩膜层的顶面；去除掩膜层；进行第二回蚀刻以蚀刻去除所述第一多晶硅层；形成深沟槽电容的顶极板。根据本发明的方法，可以有效避免掩膜层去除过程中对于深沟槽外侧的其他的与掩膜层具有相同材质的膜层或材料的蚀刻损伤，扩大了掩膜层去除工艺的窗口。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，图像传感器是一种能将光学图像转换成电信号的半导体器件。图像传感器大体上可以分为电荷耦合元件(CCD)和互补金属氧化物半导体图像传感器(CMOS Image Sensor，简称CIS)。CCD图像传感器的优点是对图像敏感度较高，噪声小，但是CCD图像传感器与其他器件的集成比较困难，而且CCD图像传感器的功耗较高。相比之下，CMOS图像传感器由于具有工艺简单、易与其他器件集成、体积小、重量轻、功耗小、成本低等优点而逐渐取代CCD的地位。目前CMOS图像传感器被广泛应用于数码相机、照相手机、数码摄像机、医疗用摄像装置(例如胃镜)、车用摄像装置等领域之中。
3D CIS技术是在目前CIS技术基础上，将两片晶圆键合的技术，一片晶圆上制作有CIS芯片，另一片晶圆上制作有数据处理芯片，然后将两片晶圆键合在一起，来形成3D CIS芯片。这种制作方式的优势在于芯片不仅像素尺寸更小，而且数据处理更快。
目前3D CIS器件中往往需要使用高密度的电容，而用户对于电容的要求越来越高，要求其每个电容的电容量高于500fF，为了满足电容量的需求，深沟槽(Deep trench，简称DT)电容器被用于3D CIS器件。
然而，在常规的深沟槽电容器的制作过程中，往往包括氧化硅蚀刻的制程，在进行氧化硅蚀刻制程时，很容易对深沟槽电容器外侧的浅沟槽隔离结构中填充的氧化硅造成蚀刻损伤，进而影响器件的性能和良率。
因此，鉴于上述问题的存在，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底的表面上形成有第一介电层，在所述第一介电层上形成图案化的掩膜层；
以所述图案化的掩膜层为掩膜，依次蚀刻所述第一介电层和所述部分所述半导体衬底，以形成位于所述半导体衬底中的深沟槽；
在所述深沟槽的底部和侧壁上形成第二介电层；
沉积形成第一多晶硅层填充所述深沟槽，并溢出到所述掩膜层的表面上；
进行第一回蚀刻以蚀刻去除部分所述第一多晶硅层，其中，剩余的所述第一多晶硅层的顶面高于所述第一介电层的顶面，并低于所述掩膜层的顶面；
去除所述掩膜层；
进行第二回蚀刻以蚀刻去除部分所述第一多晶硅层，使剩余的所述第一多晶硅层的顶面低于所述第一介电层的顶面；
在所述第一多晶硅层的顶面上和所述第一介电层的顶面上形成顶极板材料层；
图案化所述顶极板材料层和所述第一介电层，以形成深沟槽电容的顶极板，其中，所述顶极板位于所述第一多晶硅层上。
进一步，在形成所述第一介电层之前，在所述深沟槽的一侧的所述半导体衬底中还形成有浅沟槽隔离结构。
进一步，所述浅沟槽隔离结构位于所述深沟槽电容的顶极板的一侧。
进一步，所述第一介电层包括自下而上层叠的氧化物层和氮化物层。
进一步，所述第二介电层包括依次形成的氧化物层和氮化物层。
进一步，所述氧化物层为原位水蒸气氧化形成的氧化硅。
进一步，所述掩膜层为硬掩膜材料。
进一步，所述硬掩膜材料为氧化硅。
进一步，所述顶极板材料层的材料为多晶硅。
进一步，在形成所述顶极板之后，还包括形成与作为所述深沟槽电容的底极板的部分所述半导体衬底相电连接的导电插塞，以及与所述导电插塞电连接的互连金属层的步骤。
通过本发明的制造方法，利用第一回蚀刻后，高出第一介电层顶面的第一多晶硅层作为掩膜层去除时的蚀刻停止层，可以有效避免掩膜层去除过程中对于深沟槽外侧的其他的与掩膜层具有相同材质的膜层或材料的蚀刻损伤，且扩大了掩膜层去除工艺的窗口，避免了掩膜层材料的残留问题，且进而提高了器件的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为常规的深沟槽电容器的制造方法的相关步骤形成的结构的剖视图；
图1G示出了对应图1D中的制造方法步骤所获得器件的STI出现蚀刻损伤时的剖视图；
图2A-图2G为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前深沟槽电容的制造方法，主要包括如图1A至图1F所示的步骤，首先，如图1A所示，提供半导体衬底100，在所述半导体衬底中形成有浅沟槽隔离结构(STI)101，在半导体衬底100上依次形成氧化硅介电层102以及氮化硅介电层103，在氮化硅介电层103上形成氧化硅硬掩膜层104，随后图案化氧化硅硬掩膜层104，以在氧化硅硬掩膜层104中定义预定形成的深沟槽的尺寸和位置等，以图案化的氧化硅硬掩膜层104为掩膜，依次蚀刻氮化硅介电层103、氧化硅介电层102以及部分半导体衬底100，以形成位于半导体衬底100中的深沟槽105，之后，在深沟槽105的底部和侧壁以及氧化硅硬掩膜层104的表面上依次形成氧化硅(未示出)和氮化硅介电层106。
随后，如图1B所示，在所述深沟槽105中填充多晶硅层107，并溢出到氧化硅硬掩膜层104的表面上。
接着，如图1C所示，回蚀刻多晶硅层107，使剩余的多晶硅层107的顶面低于氮化硅介电层103的顶面。
接着，如图1D所示，蚀刻去除氧化硅硬掩膜层104以及深沟槽105以外多余的部分氧化硅(未示出)和氮化硅介电层106。
接着，如图1E所示，在氮化硅介电层103以及多晶硅层107上沉积形成多晶硅层108a。
最后，对多晶硅层108a、氮化硅介电层103和氧化硅介电层102进行图案化，以形成位于所述多晶硅层107上的顶极板108，并最终形成深沟槽电容。
然而，在上述工艺过程中，为了形成深沟槽电容的顶极板108，需要执行多晶硅回蚀刻和蚀刻去除氧化硅硬掩膜层104的制程，而在这些制程中，很难控制好多晶硅高度和氧化硅硬掩膜层104的蚀刻时间，因此，在氧化硅硬掩膜层104的蚀刻出去过程中，如图1G所示，很容易对深沟槽一侧的浅沟槽隔离结构(STI)造成蚀刻损伤，进而影响器件的良率和性能。
因此，为了解决上述技术问题，本发明提供一种半导体器件的制造方法，如图3所示，本发明的制造方法主要包括以下步骤：
在步骤S301中，提供半导体衬底，在所述半导体衬底的表面上形成有第一介电层，在所述第一介电层上形成图案化的掩膜层；
在步骤S302中，以所述图案化的掩膜层为掩膜，依次蚀刻所述第一介电层和所述部分所述半导体衬底，以形成位于所述半导体衬底中的深沟槽；
在步骤S303中，在所述深沟槽的底部和侧壁上形成第二介电层；
在步骤S304中，沉积形成第一多晶硅层填充所述深沟槽，并溢出到所述掩膜层的表面上；
在步骤S305中，进行第一回蚀刻以蚀刻去除部分所述第一多晶硅层，其中，剩余的所述第一多晶硅层的顶面高于所述第一介电层的顶面，并低于所述掩膜层的顶面；
在步骤S306中，去除所述掩膜层；
在步骤S307中，进行第二回蚀刻以蚀刻去除部分所述第一多晶硅层，使剩余的所述第一多晶硅层的顶面低于所述第一介电层的顶面；
在步骤S308中，在所述第一多晶硅层的顶面上和所述第一介电层的顶面上形成顶极板材料层；
在步骤S309中，图案化所述顶极板材料层和所述第一介电层，以形成深沟槽电容的顶极板，其中，所述顶极板位于所述第一多晶硅层的上。
通过本发明的制造方法，利用第一回蚀刻后，高出第一介电层顶面的第一多晶硅层作为掩膜层去除时的蚀刻停止层，可以有效避免掩膜层去除过程中对于深沟槽外侧的其他的与掩膜层具有相同材质的膜层或材料的蚀刻损伤，且扩大了掩膜层去除工艺的窗口，避免了掩膜层材料的残留问题，且进而提高了器件的良率和性能。
下面，参考图2A至图2G对发明的半导体器件的制造方法做详细介绍，其中，图2A-图2G为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
作为示例，本发明的半导体器件的制造方法，包括以下步骤：
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200的表面上形成有第一介电层202，在所述第一介电层202上形成图案化的掩膜层203。
其中，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，在所述半导体衬底中形成有隔离结构201，该隔离结构201用于定义定义有源区，所述隔离结构201为浅沟槽隔离结构，所述浅沟槽隔离结构包括形成于半导体衬底200中的浅沟槽，以及填充浅沟槽的隔离材料，其中隔离材料可以为氧化硅、氮氧化硅或其组合。
在所述半导体衬底200的表面上形成有第一介电层202，所述第一介电层202可以包括但不限于氮化物、氧化物、氮氧化物或者其组合，在一个示例中，所述第一介电层202包括自下而上的氧化物层2021和氮化物层2022。
示例性地，氧化物层2021可以为氧化硅，可采用本领域技术人员熟知的任何沉积方法形成氧化硅，例如化学气相沉积法、原子层沉积法、热氧化等方法。而氮化物层可以为氮化硅，氮化硅的形成方法可以使用化学气相沉积法或者原子层沉积法等。
所述掩膜层203通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层203为硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，例如SiCN、SiN、SiC、SiOF、SiON等，本实施例中，较佳地，所述硬掩膜层202为氧化硅，硬掩膜材料还可以为氧化硅材料层与其他适合的膜层的叠层等，其厚度可以为200埃至2000埃，例如，300埃、500埃、700埃、1000埃、1200埃、1400埃等，可采用等离子化学气相沉积等方法形成硬掩膜材料。
可通过光刻工艺和蚀刻工艺对掩膜层203进行图案化，在一个示例中，可首先在掩膜层203上形成图案化的光刻胶层，该图案化的光刻胶层定义有预定形成的深沟槽的尺寸和位置，以图案化的光刻胶层为掩膜，蚀刻掩膜层203，以将光刻胶层的图案转移至掩膜层203中，进而形成图案化的掩膜层203，相应的在图案化的掩膜层203中定义了预定形成的深沟槽的尺寸和位置。
继续参考图2A，以所述图案化的掩膜层203为掩膜，依次蚀刻所述第一介电层202和所述部分所述半导体衬底200，以形成位于所述半导体衬底200中的深沟槽204。
可采用干法蚀刻或者湿法蚀刻等方法进行上述蚀刻，其中，干蚀刻工艺可以为反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。也可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。
其中形成的深沟槽204的深度可以根据实际器件的尺寸合理设定，例如深沟槽204的深度范围可以为5～8μm。
随后，继续参考图2A，在所述深沟槽204的底部和侧壁上形成第二介电层205。
所述第二介电层205可以为任何可以作为深沟槽电容的介电层的材料，包括但不限于氧化物、氮化物、氮氧化物或它们的组合。本实施例中，较佳地，所述第二介电层205包括依次形成的氧化物和氮化物，其中氧化物可以为氧化硅，其中氧化硅可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成。氮化物可以为氮化硅，氮化硅可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成。
其中，采用沉积方法形成的氮化硅还进一步的覆盖掩膜层203的表面。
在一个示例中，还可选择性地，在形成第二介电层205之前，在深沟槽的底部和侧壁的半导体衬底中形成掺杂层(未示出)，该掺杂层可以为掺杂有N型杂质(例如，磷、砷、锑、铋)的N型掺杂层，也可以为掺杂有P型杂质(例如，硼)的P型掺杂层。该掺杂层可以改善被掺杂部分的半导体衬底的电学性能，其也可以作为预定形成的深沟槽电容的底极板。
之后，如图2B所示，沉积形成第一多晶硅层206填充所述深沟槽204，并溢出到所述掩膜层203的表面上。
第一多晶硅层206可以为掺杂的多晶硅材料也可为未掺杂的多晶硅材料。第一多晶硅层206的形成方法可以使用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
第一多晶硅层206的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
其中，形成第一多晶硅层206之后，还可选择性地对其进行化学机械研磨(CMP)，以获得平坦的表面。
之后，如图2C所示，进行第一回蚀刻以蚀刻去除部分所述第一多晶硅层206，其中，剩余的所述第一多晶硅层206的顶面高于所述第一介电层202的顶面，并低于所述掩膜层203的顶面。
在本发明的一具体实施例中，可以采用干法蚀刻执行对第一多晶硅层206的第一回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，蚀刻气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法蚀刻。作为一个实例，采用等离子体蚀刻工艺，采用的蚀刻气体为基于氧气(O2-based)的气体，蚀刻气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法蚀刻的蚀刻气体还可以是溴化氢气体、四氟化碳气体、氯气或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
经过第一回蚀刻后，剩余的所述第一多晶硅层206的顶面高于所述第一介电层202的顶面，并低于所述掩膜层203的顶面。
由于剩余的第一多晶硅层206的顶面高于所述第一介电层202，示例性地，如图2C所示，剩余的第一多晶硅层206高于氮化物层2022的顶面，因此，在后续掩膜层203去除时，可以保护氮化物层2022下方的氧化物层2021免于受到蚀刻损伤，进而有效避免对深沟槽204一侧的隔离结构201中填充的氧化硅造成蚀刻损伤。
之后，如图2D所示，去除掩膜层203。
本实施例中，掩膜层203较佳地使用氧化硅，因此，既可以采用干法蚀刻也可以采用湿法蚀刻去除掩膜层203。干法蚀刻能够采用基于氟化碳气体的各向异性蚀刻法。湿法蚀刻能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))，其中，较佳地，使用湿法蚀刻工艺去除掩膜层203。
由于高于第一介电层202的第一多晶硅层206可以作为掩膜层203去除时的蚀刻停止层，因此，扩大了掩膜层去除工艺的窗口，不会出现由于蚀刻工艺时间过长而造成对深沟槽外侧的氧化物层2021和隔离结构201的蚀刻损伤，也可以适当的增加蚀刻时间，以将掩膜层203完全去除，而不会有残留。
其中，本步骤中，还可将暴露的多余的第二介电层205去除，只保留位于第一多晶硅层206上的第二介电层205。
之后，如图2E所示，进行第二回蚀刻以蚀刻去除部分所述第一多晶硅层206，使剩余的所述第一多晶硅层206的顶面低于所述第一介电层202的顶面。
在本发明的一具体实施例中，可以采用干法蚀刻执行对第一多晶硅层206的第二回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，蚀刻气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法蚀刻。作为一个实例，采用等离子体蚀刻工艺，采用的蚀刻气体为基于氧气(O2-based)的气体，蚀刻气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法蚀刻的蚀刻气体还可以是溴化氢气体、四氟化碳气体、氯气或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
在一个示例中，所述第一介电层202包括自下而上的氧化物层2021和氮化物层2022，执行第二回蚀刻之后，剩余的第一多晶硅层206的顶面低于所述氮化物层2022的顶面高于氧化物层2021的顶面。
本步骤中，还可并可使用干法蚀刻或者湿法蚀刻，将剩余的第一多晶硅层206顶面以上的多余的第二介电层205去除。
之后，如图2F所示，在所述第一多晶硅层206的顶面上和所述第一介电层202的顶面上形成顶极板材料层207a。
所述顶极板材料层207a可以为任何的半导体材料，例如，本实施例中，所述顶极板材料层207a的材料为多晶硅。
该多晶硅层可以为掺杂的多晶硅也可为未掺杂的多晶硅。
多晶硅的形成方法可以使用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
示例性地，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
其中，形成顶极板材料层207a之后，还可选择性地对其进行化学机械研磨(CMP)，以获得平坦的表面。
随后，如图2G所示，图案化所述顶极板材料层207a和所述第一介电层202，以形成深沟槽电容的顶极板207，其中，所述顶极板207位于所述第一多晶硅层206上。
具体地，可使用光刻工艺和蚀刻工艺进行本步骤中的图案化的工艺，示例性地，在顶极板材料层207a上形成图案化的光刻胶层，该图案化的光刻胶层定义预定形成的深沟槽电容的顶极板的尺寸和位置，以图案化的光刻胶层为掩膜，依次蚀刻顶极板材料层207a和第一介电层202，以形成顶极板207，再去除图案化的光刻胶层。
形成的顶极板207位于隔离结构201的一侧，并且位于第一多晶硅层206的上方，与所述第一多晶硅层206直接接触而连接。
由此形成最终的深沟槽电容，其中形成的深沟槽电容包括顶极板207，填充于深沟槽中的第一多晶硅层206，以及位于顶极板207下方的第一介电层202和位于深沟槽中的第二介电层205，第一介电层202和第二介电层205作为深沟槽电容的底极板和顶极板之间的电容介电层，而深沟槽周围的部分半导体衬底200可以作为深沟槽电容的底极板，其中，该底极板可以包括位于深沟槽底部和侧壁的半导体衬底中的掺杂层(未示出)以及与该部分掺杂层连接并位于深沟槽两侧的半导体衬底部分表面中的另一掺杂层，该两部分掺杂层可通过多步离子注入的方法形成，其中，部分位于半导体衬底表面的掺杂层未被顶极板所覆盖。
在一个示例中，在形成所述顶极板207之后，还包括形成与作为所述深沟槽电容的底极板的部分所述半导体衬底相电连接的导电插塞，以及与所述导电插塞电连接的互连金属层的步骤。
至此，完成了对本发明的深沟槽电容的主要制造步骤的介绍，对于完整的器件的制作，还需其他的前序步骤，中间步骤或后续步骤，再此均不在赘述。
其中，本发明的深沟槽电容的制作方法不仅可以适用于3D CIS技术，对于其他的包括深沟槽电容的半导体器件，本发明的制作方法也可以适用。
综上所述，根据本发明的制造方法，对深沟槽中填充的第一多晶硅层进行两次回蚀刻步骤，利用第一回蚀刻后，高出第一介电层顶面的第一多晶硅层作为掩膜层去除时的蚀刻停止层，可以有效避免掩膜层去除过程中对于深沟槽外侧的其他的与掩膜层具有相同材质的膜层或材料的蚀刻损伤，且扩大了掩膜层去除工艺的窗口，避免了掩膜层材料的残留问题，且进而提高了器件的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底的表面上形成有第一介电层，在所述第一介电层上形成图案化的掩膜层；
以所述图案化的掩膜层为掩膜，依次蚀刻所述第一介电层和所述部分所述半导体衬底，以形成位于所述半导体衬底中的深沟槽；
在所述深沟槽的底部和侧壁上形成第二介电层；
沉积形成第一多晶硅层填充所述深沟槽，并溢出到所述掩膜层的表面上；
进行第一回蚀刻以蚀刻去除部分所述第一多晶硅层，其中，剩余的所述第一多晶硅层的顶面高于所述第一介电层的顶面，并低于所述掩膜层的顶面；
去除所述掩膜层；
进行第二回蚀刻以蚀刻去除部分所述第一多晶硅层，使剩余的所述第一多晶硅层的顶面低于所述第一介电层的顶面；
在所述第一多晶硅层的顶面上和所述第一介电层的顶面上形成顶极板材料层；
图案化所述顶极板材料层和所述第一介电层，以形成深沟槽电容的顶极板，其中，所述顶极板位于所述第一多晶硅层上。
2.如权利要求1所述的制造方法，其特征在于，在形成所述第一介电层之前，在所述深沟槽的一侧的所述半导体衬底中还形成有浅沟槽隔离结构。
3.如权利要求2所述的制造方法，其特征在于，所述浅沟槽隔离结构位于所述深沟槽电容的顶极板的一侧。
4.如权利要求1所述的制造方法，其特征在于，所述第一介电层包括自下而上层叠的氧化物层和氮化物层。
5.如权利要求1所述的制造方法，其特征在于，所述第二介电层包括依次形成的氧化物层和氮化物层。
6.如权利要求5所述的制造方法，其特征在于，所述氧化物层为原位水蒸气氧化形成的氧化硅。
7.如权利要求1所述的制造方法，其特征在于，所述掩膜层为硬掩膜材料。
8.如权利要求7所述的制造方法，其特征在于，所述硬掩膜材料为氧化硅。
9.如权利要求1所述的制造方法，其特征在于，所述顶极板材料层的材料为多晶硅。
10.如权利要求1所述的制造方法，其特征在于，在形成所述顶极板之后，还包括形成与作为所述深沟槽电容的底极板的部分所述半导体衬底相电连接的导电插塞，以及与所述导电插塞电连接的互连金属层的步骤。
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