JP2015135944A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、前記溝の内壁に酸化膜を形成した後に第1の導電体材料を埋め込み、当該溝およびその上部に亘って第1の導電体材料層を形成する第1の導電体材料層形成工程と、前記第1の導電体材料層のうち、前記溝に埋め込まれた第1の導電体部分以外の第1の導電体材料層部分を除去して第1の導電体を形成する第1の導電体形成工程と、前記第1の導電体の上部に、当該第1の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする。
【選択図】図1
Description
特にCMOSセンサは、光電変換素子にフォトダイオードを用いて、その信号を画素毎に設置したMOSFET(metal-oxide-semiconductor field-effect transistor)で選択的に出力するという構成から、光電変換素子、画素毎の出力選択スイッチ、周辺回路といった構成要素を全て一般的なCMOS半導体プロセスで同一基板上に作りこめる。そして、近年のプロセスルールの微細化に伴って、1画素の寸法の縮小による高解像度化が進められている。
図5は一般的なトレンチゲート電極を備える半導体装置の構成を示す上面概略図であり、後述する図1、図2、図3および図4は図5におけるA−A’断面の構成を示す図である。
図5に示すように、画素アレイ領域およびトレンチゲート電極取り出し部において、図面垂直方向に深く形成された溝(トレンチ)に形成された深溝埋め込みポリシリコン9が形成されていて、一画素を深溝により分離しながら、N型ゲート電極3と共にゲート電極として機能する。
以上のことは、N型とP型を入れ替えても、同様のことが言える。
しかしながら、従来の深溝に埋め込まれたゲート電極を引き出す方法は、光照射時に光電流が発生しないようにSi基板との絶縁性を目的として、図4に示すように深溝埋め込みポリシリコン9を成膜した際のポリシリコンをN型ゲート電極3として残してエッチングしていた。このため、N型ゲート電極3の段差が製造の最終工程まで残ってしまう構造であり、埋め込んだポリシリコンによる段差(図4中のN型ゲート電極の厚み:0.6μm程度)が大きくなるため、平坦化が難しく微細プロセスでは写真製版やエッチング工程のパターン形成不良が発生する場合があるという問題があった。
また詳細は後述するが、単に平坦化を容易にするための手法をとると、光照射時にゲート電極の引き出し部分で寄生フォトトランジスタによる光電流が発生してしまうという問題がある。
また、本発明に係る半導体装置の製造方法は、複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、前記溝の内壁に酸化膜を形成した後に第1の導電体材料を埋め込み、当該溝およびその上部に亘って第1の導電体材料層を形成する第1の導電体材料層形成工程と、前記第1の導電体材料層のうち、前記溝に埋め込まれた第1の導電体部分以外の第1の導電体材料層部分を除去して第1の導電体を形成する第1の導電体形成工程と、前記第1の導電体の上部に、当該第1の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする。
尚、以下に述べる実施の形態は、本発明の好適な実施の形態であるから技術的に好ましい種々の限定が付されているが、本発明の範囲は以下の説明において本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
まず、本発明の第1の実施の形態の特徴について簡単に説明する。
本発明では、二次元イメージセンサの画素分離の方法にPN接合を使わずに、深溝を形成し、該深溝の表面を酸化し、ポリシリコンで埋め、このポリシリコンを電極として取り出すとき、深溝に埋め込まれたポリシリコン(深溝埋め込みポリシリコン9)と、後で成膜されるゲートポリシリコン(N型ゲート電極3)とを導通させることで平坦化が達成できる。
これは、埋め込んだポリシリコンを平坦化させながら電極として取り出せるように、埋め込んだポリシリコンをエッチバックで除去し平坦化させてから、一般的なCMOS半導体プロセスにおけるポリシリコンゲート電極の形成プロセスを経ることで実現している。
図1は、本発明に係る半導体装置の第1の実施の形態におけるゲート電極の引き出し部分の構成を示す概略断面図であり、図5のA−A’断面について示したものである。
本実施の形態における半導体装置は、半導体基板上に配列された複数の光電変換素子(不図示)を有する。光電変換素子は二次元状に配列されていることが好ましく、またフォトトランジスタであることが好ましい。
ここで半導体基板とは、N+Si半導体基板1と、N型Si層2と、N型ゲート電極3とがこの順に積層された構成を有する。
この溝はN型ゲート電極3と、N型Si層2の途中までの深さを有していて、その溝の表面には深溝内壁酸化膜8が形成され、内部には深溝埋め込みポリシリコン9が充填されている。
深溝埋め込みポリシリコン9は本発明における溝に埋め込まれた第1の導電体であり、その上部に上部ゲート電極としてのN型ゲート電極3が形成されている。
また、本発明に係る半導体装置では、N型ゲート電極3を0.2μm程度まで薄く形成されていて、N型ゲート電極3とその下の層との段差が従来と比して低減されている。図4に示す従来の半導体装置の構成の場合、N型ゲート電極3の厚さ(段差)が0.6μm程度である。
なお、深溝埋め込みポリシリコン9とN型ゲート電極3との接合面は、結晶粒界が不連続である(粒度が異なっている)。
さらに、このN型不純物拡散層4と隣接するように(深溝内壁酸化膜8とは反対側の水平方向端部に接するように)、N型不純物拡散層4と逆の導電性を有する第2の導電体であるP+不純物拡散層5が設けられている。図1に示すように、N型不純物拡散層4とP+不純物拡散層5とは同一平面状に設けられた配置関係となっていて、深溝に挟まれた領域においてP+不純物拡散層5の左右両端にN型不純物拡散層4が設けられている。
ここで、N型不純物拡散層4とP+不純物拡散層5とは同電位であることが好ましい。
メタル配線6は、N型ゲート電極3およびP+不純物拡散層5と導通するように設けられている。このような構成とすることで、光電流の発生を防ぐことができる。
メタル配線6とN+Si半導体基板1等との間には層間絶縁膜10が形成されている。
なお、上述した本発明に係る半導体装置を構成する各部材には、周知慣用されているいずれの材料も用いることができる。
次に、本発明に係る半導体装置の製造方法の一例(第1の実施の形態)について説明する。
図2Aは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第1の図、図2Bは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第2の図、図2Cは本発明に係る半導体装置の製造方法の一例におけるプロセスフローを示す第3の図である。
図2A〜図2Cに記載された(a)〜(j)の工程に沿って画素分離用の深溝に電極を作成し半導体装置を製造するための詳細なプロセスフローを説明する。
次に、深溝を形成するためのハードマスクとして、HTO(high-temperature oxide)膜11を400nm程度成膜する。深溝を形成する領域をマスクを用いてパターニングし、酸化膜エッチングを行うことでハードマスクを形成する。ここで、深溝の幅は、例えば0.3〜0.4μm程度に設定する(図2A(b)参照)。
ここで、ハードマスクもエッチングされるため、HTO膜11は100nm程度に薄くなっている(図2B(d)参照)。
次に、画素同士を絶縁分離するために再度酸化膜を形成する。ここで例えば、酸化は850℃のウェット酸化により20nm程度行い深溝内壁酸化膜8を形成する。次いで、深溝を埋めるためにポリシリコンを、例えば800nm程度成膜する(図2B(e)参照)。
このとき、第1の導電体材料であるポリシリコンは、表面が深溝内壁酸化膜8に覆われた深溝並びにその上部(直上部およびP型導電体7上部)に亘って第1の導電体材料層が形成される。第1の導電体材料層は、後に第1の導電体となる深溝内部の深溝埋め込みポリシリコン9部分(第1の導電体部分)と、それ以外の部分(深溝埋め込みポリシリコン9直上部およびP型導電体7上部に形成された部分)とからなる。
次に、第1の導電体材料層であるポリシリコンを全面エッチングし、深溝に埋め込んだポリシリコン(深溝埋め込みポリシリコン9)部分以外の第1の導電体材料層部分を除去することで、第1の導電体である深溝埋め込みポリシリコン9を形成する(図2B(f)参照)。これによって深溝埋め込みポリシリコン9の上面は除去されて、周囲の部分との高低差を有しない平坦な形状となる。
次に、一般的なCMOSデバイスプロセスに則ってLOCOS(local oxidation of silicon)酸化工程を経るが、深溝部分はLOCOS酸化膜ができないようにしておき、ゲート酸化膜を形成する。ゲート酸化膜としては、例えば13.5nm程度で図2(f)の上面全体に形成されるものであるが、後述するように除去されるため図示は省略する。
さらに、第1のゲートポリシリコンである深溝形成部分の埋め込みポリシリコン(深溝埋め込みポリシリコン9:N型)と第2のゲートポリシリコン(N型ゲート電極3)とが電気的にコンタクトを取る領域(接合面)は、ゲート酸化膜のエッチングを行う。次いで、ゲート酸化膜を除去してから、第2のゲートポリシリコンを成膜し、N+型ポリシリコンゲート(N型ゲート電極3)とするために、リンデポジションを行う(図2B(g)参照)。このとき、リンデポジションを行うことで高濃度のリンが第2のゲートポリシリコンに拡散されるため、そのままその直下のP型導電体表面にもリンが拡散され、N型不純物拡散層4が形成される。
しかる後に第2のゲートポリシリコンをパターニングし、N型ゲート電極3を形成する(図2C(h)参照)。
これに対して従来の製造方法で作製された図4に示すような構成の場合、深溝埋め込みポリシリコン9の上面を除去することなくそのままN型ゲート電極3として用いる(新たに形成することがない)ため、接合面自体が存在せず、言うまでもなく結晶粒界が一様に不連続となる面は存在しない。また、ゲート酸化膜をエッチングすることを要しないため、その痕跡が残ることがない。
これを防ぐため、P型導電体7領域に、例えば、30keV,3×1015cm-2の条件でボロン注入を行い、高濃度不純物拡散層であるP+不純物拡散層5を形成して電極を取れるようにし、P型導電体7とN型不純物拡散層4をメタル配線6で接続し、寄生バイポーラのエミッタとベースを短絡する。こうすることで、寄生バイポーラトランジスタと寄生MOSトランジスタをダイオードとして動作させることができ、フォトトランジスタの機能がもつ暗電流や光電流の増幅を抑制することができる。
層間絶縁膜10は周知慣用の方法により形成することができるが、例えば一般的なLSIの製造方法より、TEOS酸化膜を800nm程度成膜し、920℃のリフロー処理を行うことで形成する。
次に、本発明の第2の実施の形態について説明する。この第2の実施の形態では、画素分離の際に形成される深溝の電極を画素分離のためだけでなく、1画素領域内に設ける態様である。
ここで、図6は本発明に係る半導体装置におけるゲート電極の引き出し部分の第2の実施の形態を示す概略断面図である。なお、図7は図6に示す半導体装置の上面概略図であり、図6はこの図7のA−A’断面図である。
図6および図7に示すように、1画素領域内に深溝が形成された構成となっている。
図8Aは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第1の図、図8Bは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第2の図、図8Cは本発明に係る半導体装置の製造方法におけるその他の例のプロセスフローを示す第3の図である。
図8A〜図8Cに記載された(a)〜(j)の工程に沿って半導体装置を製造するための詳細なプロセスフローを説明する。
次に、深溝を形成するためのハードマスクとして、HTO(high-temperature oxide)膜11を400nm程度成膜する。深溝を形成する領域をマスクを用いてパターニングし、酸化膜エッチングを行うことでハードマスクを形成する。ここで、深溝の幅は、例えば0.3〜0.4μm程度に設定する(図8A(b)参照)。
ここで、ハードマスクもエッチングされるため、HTO膜11は100nm程度に薄くなっている(図8B(d)参照)。
次に、再度酸化膜を形成する。ここで例えば、酸化は850℃のウェット酸化により20nm程度行い深溝内壁酸化膜8を形成する。次いで、深溝を埋めるためにポリシリコンを、例えば800nm程度成膜する(図8B(e)参照)。
このとき、第1の導電体材料であるポリシリコンは、表面が深溝内壁酸化膜8に覆われた深溝並びにその上部(直上部およびP型導電体7上部)に亘って第1の導電体材料層が形成される。第1の導電体材料層は、後に第1の導電体となる深溝内部の深溝埋め込みポリシリコン9部分(第1の導電体部分)と、それ以外の部分(深溝埋め込みポリシリコン9直上部およびP型導電体7上部に形成された部分)とからなる。
次に、第1の導電体材料層であるポリシリコンを全面エッチングし、深溝に埋め込んだポリシリコン(深溝埋め込みポリシリコン9)部分以外の第1の導電体材料層部分を除去することで、第1の導電体である深溝埋め込みポリシリコン9を形成する(図8B(f)参照)。これによって深溝埋め込みポリシリコン9の上面は除去されて、周囲の部分との高低差を有しない平坦な形状となる。
次に、一般的なCMOSデバイスプロセスに則ってLOCOS(local oxidation of silicon)酸化工程を経るが、深溝部分はLOCOS酸化膜ができないようにしておき、ゲート酸化膜5aを形成する。ゲート酸化膜5aとしては、例えば13.5nm程度で図8(f)の上面全体に形成されるものであるが、後述するように一部が除去される。
さらに、第1のゲートポリシリコンである深溝形成部分の埋め込みポリシリコン(深溝埋め込みポリシリコン9:N型)と第2のゲートポリシリコン(N型ゲート電極3)とが電気的にコンタクトを取る領域(接合面)は、ゲート酸化膜5aのエッチングを行う。次いで、ゲート酸化膜5aを除去してから、第2のゲートポリシリコンを成膜し、N+型ポリシリコンゲート(N型ゲート電極3)とするために、リンデポジションを行う(図8C(g)参照)。このとき、リンデポジションを行うことで高濃度のリンが第2のゲートポリシリコンに拡散されるため、そのままその直下のP型導電体表面にもリンが拡散され、N型不純物拡散層4が形成される。
しかる後に第2のゲートポリシリコンをパターニングし、N型ゲート電極3を形成する(図8C(h)参照)。
さらに、N型ゲート電極3をメタル配線6で接続し、層間絶縁膜10を形成する。(図8C(i)参照)。
遮光部材であるメタル配線6は周知慣用の方法により形成することができるが、例えば一般的なLSIの製造方法により、チタン、アルミニウムに1%のシリコンが添加されたもの(Ti−Al−1%Si)をスパッタリングで成膜することで形成する。
層間絶縁膜10は周知慣用の方法により形成することができるが、例えば一般的なLSIの製造方法より、TEOS酸化膜を800nm程度成膜し、920℃のリフロー処理を行うことで形成する。
これについて以下に、詳細に説明する。
これに対して上述した本実施の形態によれば、かかる問題を解決することができる。
以上説明したとおり、本発明によれば、深溝から引き出されて形成されたゲート電極による段差が低減された半導体装置および該半導体装置の製造方法が提供される。
2 N型Si層
3 N型ゲート電極
4 N型不純物拡散層
5 P+不純物拡散層
6 メタル配線
7 P型導電体
8 深溝内壁酸化膜
9 深溝埋め込みポリシリコン
10 層間絶縁膜
11 HTO膜
Claims (13)
- 複数の光電変換素子が配列された半導体基板の垂直方向に溝を形成する溝形成工程と、
前記溝の内壁に酸化膜を形成した後に第1の導電体材料を埋め込み、当該溝およびその上部に亘って第1の導電体材料層を形成する第1の導電体材料層形成工程と、
前記第1の導電体材料層のうち、前記溝に埋め込まれた第1の導電体部分以外の第1の導電体材料層部分を除去して第1の導電体を形成する第1の導電体形成工程と、
前記第1の導電体の上部に、当該第1の導電体と導通してなる上部ゲート電極を形成する上部ゲート電極形成工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記上部ゲート電極と同一の導電性を有する不純物拡散層を、該上部ゲート電極に接して形成する不純物拡散層形成工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記不純物拡散層と逆の導電性を有する第2の導電体を、前記半導体基板上に該不純物拡散層と隣接して形成する第2の導電体形成工程を備えることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第2の導電体を遮光する遮光部材を形成する遮光部材形成工程を備えることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記遮光部材形成工程は、前記上部ゲート電極と、前記第2の半導体とが導通するように前記遮光部材を形成することを特徴とする請求項4に記載の半導体の製造方法。
- 半導体基板と、
前記半導体基板上に配列された複数の光電変換素子と、
隣り合う前記光電変換素子の間の位置で前記半導体基板に形成された溝と、
前記溝に埋め込まれた第1の導電体と、
前記第1の導電体の上部に形成され、該第1の導電体と導通してなる上部ゲート電極と、を備え、
前記第1の導電体の層と前記上部ゲート電極の層とでは、粒度が異なることを特徴とする半導体装置。 - 前記上部ゲート電極と同一の導電性を有する不純物拡散層を備え、
前記不純物拡散層は、前記上部ゲート電極と接して設けられていることを特徴とする請求項6に記載の半導体装置。 - 前記不純物拡散層と隣接して設けられ、該不純物拡散層とは逆の導電性を有する第2の導電体を備え、
前記第2の導電体と前記不純物拡散層とが同電位であることを特徴とする請求項7に記載の半導体装置。 - 前記第2の導電体を遮光する遮光部材を備えることを特徴とする請求項8に記載の半導体装置。
- 前記遮光部材はメタル配線であることを特徴とする請求項9に記載の半導体装置。
- 前記光電変換素子はフォトトランジスタであることを特徴とする請求項6乃至10のいずれかに記載の半導体装置。
- 前記溝は、前記複数の光電変換素子のそれぞれが隣り合う位置に設けられていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に配列された複数のフォトトランジスタを有するイメージセンサと、
前記イメージセンサの1画素内で前記半導体基板の面に垂直な方向に形成された溝と、
前記溝に埋め込まれた第1の導電体と、
前記第1の導電体の上部に形成され、該第1の導電体と導通してなる電極と、を備え、
前記電極と前記フォトトランジスタのエミッタ層とが接続されていることを特徴とする半導体装置。
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