CN111584527B - 图像传感器、像素传感器与其形成方法 - Google Patents

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Abstract

本公开的各种实施例涉及一种图像传感器，所述图像传感器包括光电探测器，所述光电探测器设置在半导体衬底中。浮动扩散节点设置在所述半导体衬底中且位于所述光电探测器上方。传输栅极电极上覆在所述光电探测器上。所述传输栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述半导体衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到所述浮动扩散节点下方。所述顶部导电本体的一部分直接上覆在所述浮动扩散节点上。所述顶部导电本体的第一侧壁直接上覆在所述底部导电本体上。

Description

图像传感器、像素传感器与其形成方法
技术领域
本发明的实施例涉及一种图像传感器、像素传感器与其形成方法。
背景技术
许多现代电子器件(例如，数字相机、光学成像器件等)包括图像传感器。图像传感器将光学图像转换成可表示为数字图像的数字数据。图像传感器包括像素传感器阵列，像素传感器阵列是用于将光学图像转换成数字数据的单元器件。像素传感器的一些类型包括电荷耦合器件(charge-coupled device，CCD)图像传感器及互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)图像传感器(CMOS image sensor，CIS)。与CCD图像传感器相比，CIS由于功耗低、尺寸小、数据处理快、数据直接输出及制造成本低而比其他图像传感器更受青睐。
发明内容
本发明的一些实施例提供一种图像传感器，其特征在于，包括：光电探测器，设置在半导体衬底中；浮动扩散节点，设置在所述半导体衬底中且位于所述光电探测器上方；以及传输栅极电极，上覆在所述光电探测器上，其中所述传输栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述半导体衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到所述浮动扩散节点下方，其中所述顶部导电本体的一部分直接上覆在所述浮动扩散节点上，且其中所述顶部导电本体的第一侧壁直接上覆在所述底部导电本体上。
此外，本发明的其他实施例提供一种像素传感器，其特征在于，包括：光电探测器，设置在半导体衬底中；浮动扩散节点，设置在所述半导体衬底中，其中所述浮动扩散节点的底表面位于所述光电探测器的顶表面上方；导电接触件，上覆在所述浮动扩散节点上；以及垂直晶体管，上覆在所述光电探测器上且邻接所述浮动扩散节点，其中所述垂直晶体管包括上覆在垂直栅极介电质上的垂直栅极电极，其中所述垂直栅极电极具有相对于所述浮动扩散节点的顶表面升高的上导电结构且还具有下导电结构，所述下导电结构从与所述浮动扩散节点的所述顶表面齐平延伸到相对于所述浮动扩散节点的所述底表面凹陷的位置，其中所述上导电结构的至少一部分直接上覆在所述浮动扩散节点上，且其中所述上导电结构与所述导电接触件之间的第一最短最小距离大于所述下导电结构与所述导电接触件之间的第二最短最小距离。
另外，本发明的其他实施例提供一种形成像素传感器的方法，其特征在于，所述方法包括：在衬底中形成光电探测器；对所述衬底执行第一图案化工艺，从而在所述衬底中在所述光电探测器正上方界定栅极电极开口；在所述衬底之上形成栅极介电层以及在所述栅极介电层之上形成栅极电极层，其中所述栅极介电层对所述栅极电极开口的一部分进行衬垫且所述栅极电极层填充所述栅极电极开口的其余部分；对所述栅极电极层及所述栅极介电层执行第二图案化工艺，从而界定垂直栅极电极，所述垂直栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到位于所述衬底的所述顶表面下方的点，其中所述顶部导电本体的第一侧壁具有直接上覆在所述底部导电本体上的内侧段；以及沿着所述栅极介电层的侧壁在所述衬底中形成浮动扩散节点，其中所述顶部导电本体的所述第一侧壁的外侧段直接上覆在所述浮动扩散节点上。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1C示出具有低噪声的垂直传输晶体管的像素传感器的各种视图。
图2A到图2H示出图1A到图1C所示像素传感器的替代实施例的各种俯视图。
图3A到图3C示出图1A到图1C所示像素传感器的替代实施例的各种剖视图。
图4A到图4D示出图1A到图1C所示其中以中心接触件为中心设置有两个或更多个低噪声的垂直传输晶体管的像素传感器的替代实施例的各种俯视图。
图5A到图5K示出具有垂直传输晶体管的像素传感器的各种剖视图，所述垂直传输晶体管具有低噪声并相对于另一像素器件在侧向上偏置开。
图6到图14示出形成具有垂直传输晶体管的像素传感器的方法的一些实施例的一系列剖视图，所述垂直传输晶体管具有低噪声并相对于另一像素器件在侧向上偏置开。
图15示出形成具有垂直传输晶体管的像素传感器的方法的一些实施例的流程图，所述垂直传输晶体管具有低噪声并相对于另一像素器件在侧向上偏置开。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开的实施例。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开的实施例在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性阐述语可同样相应地进行解释。
一些互补金属氧化物半导体图像传感器(CIS)具有像素传感器阵列。像素传感器使用光电探测器记录入射辐射，且有助于利用多个像素器件(例如，传输晶体管、复位晶体管、源极跟随器晶体管和/或行选择晶体管)数字读出所述记录。一些像素传感器包括光电探测器阵列(例如，2×2光电探测器像素传感器)。在这种像素传感器中，在半导体衬底中设置有多个光电探测器。在每一光电探测器之上设置有垂直传输晶体管，且每一垂直传输晶体管的传输栅极电极从半导体衬底的顶表面上方延伸到半导体衬底的顶表面下方的点(例如，位于光电探测器中的相应一者的上表面的正上方)。此外，光电探测器共享公共浮动扩散节点。公共浮动扩散节点可为半导体衬底的其中光电探测器可在读出期间分别传输累积的电荷的区。在浮动扩散节点之上设置有导电接触件以使得所传输的累积电荷可输出到上覆金属层(例如，导电配线和/或导电通孔)和/或用于数字读出的其他像素器件(例如，源极跟随器晶体管和/或行选择晶体管)。
与以上像素传感器相关联的挑战包括传输栅极电极与导电接触件之间的寄生电容以及传输栅极电极与浮动扩散节点之间的“泄漏”(即，电流的流动)。一个寄生电容源归因于传输栅极电极相对于导电接触件的位置(和/或接近度)。举例来说，传输栅极电极具有顶部导电本体及底部导电本体，顶部导电本体上覆在半导体衬底的顶表面上，底部导电本体位于半导体衬底的顶表面下方。传输栅极电极的顶部导电本体可上覆在浮动扩散节点上，且相对于导电接触件在侧向上隔开第一侧向距离。第一侧向距离实质上小(例如，1纳米到10纳米)，从而引起传输栅极电极的顶部导电本体与导电接触件之间的寄生电容。所述寄生电容可降低累积电荷的数字读出的增益转换和/或增大数字读出过程中的噪声。这可部分地在由像素传感器生成的图像中造成固定模式噪声(fixed-pattern noise，FPN)。
此外，由于传输栅极电极的形状，因此在传输栅极电极的顶部导电本体与底部导电本体交汇的隅角处累积有高电场。所述隅角通过下伏的传输栅极介电质与浮动扩散节点分开。然而，由于浮动扩散节点的掺杂浓度(例如，N型)及传输栅极电极的隅角处的高电场，而在传输栅极电极与浮动扩散节点之间会发生“泄漏”。这种“泄漏”可能进一步增大由像素传感器生成的图像中的FPN。
在一些实施例中，本公开涉及像素传感器中的垂直传输晶体管结构，所述垂直传输晶体管结构提供减小的FPN和/或数字读出的增加的增益转换。举例来说，传输栅极电极的顶部导电本体相对于浮动扩散节点在侧向上隔开第二侧向距离。第二侧向距离实质上大(例如，20纳米到100纳米)，从而减轻和/或消除传输栅极电极的顶部导电本体与导电接触件之间的寄生电容。这可部分地增加像素传感器的数字读出的增益转换和/或减小数字读出过程中的噪声，从而减小由像素传感器生成的图像中的FPN。此外，可以一定角度(例如，30°到60°)将与浮动扩散节点相邻的传输栅极电极的隅角磨圆，从而减轻电场在传输栅极电极的圆形隅角处的累积。传输栅极电极的圆形隅角可进一步减轻和/或消除传输栅极电极与浮动扩散节点之间的“泄漏”，从而进一步减小由像素传感器生成的图像中的FPN。
图1A到图1C示出像素传感器100的一些实施例的各种视图，像素传感器100包括上覆在光电探测器104上的垂直传输晶体管112。图1A示出像素传感器100的剖视图。图1B示出沿图1A所示线A-A’截取的像素传感器100的俯视图。图1C示出沿图1B所示线B-B’截取的像素传感器100的另一剖视图。
如图1A所示，像素传感器100包括设置在衬底102中的像素传感器井区105。在一些实施例中，衬底102包括任何类型的半导体本体(例如，单晶硅/CMOS块、硅锗(silicon-germanium，SiGe)、绝缘体上硅(silicon on insulator，SOI)等)和/或具有第一掺杂类型(例如，p型掺杂)。像素传感器井区105是衬底102的具有第一掺杂类型的区。
光电探测器104设置在衬底102中。光电探测器104被配置成将电磁辐射(例如光子)转换成电信号(即，被配置成从电磁辐射产生电子空穴对)。光电探测器104包括与第一掺杂类型相反的第二掺杂类型(例如，n型掺杂)。在一些实施例中，第一掺杂类型是n型且第二掺杂类型是p型，或第一掺杂类型是p型且第二掺杂类型是n型。在像素传感器井区105上方设置有浮动扩散节点110。浮动扩散节点110是衬底102的具有第二掺杂类型(例如，n型)的区。
垂直传输晶体管112上覆在衬底102的前侧表面102f上。垂直传输晶体管112设置在浮动扩散节点110与光电探测器104之间。垂直传输晶体管112可选择性地在光电探测器104与浮动扩散节点110之间形成导电沟道以将光电探测器104中的累积电荷传输到浮动扩散节点110。举例来说，垂直传输晶体管112可在像素传感器井区105中形成导电沟道。垂直传输晶体管112包括传输栅极电极108、传输栅极介电质106及侧壁间隔件116。传输栅极电极108包括顶部导电本体108a及底部导电本体108b。在一些实施例中，顶部导电本体108a的底表面与衬底102的前侧表面102f实质上对齐，且底部导电本体108b的顶表面与衬底102的前侧表面102f实质上对齐。在另一些实施例中，传输栅极电极108是单一连续材料以使顶部导电本体108a与底部导电本体108b包含相同的连续材料。在一些实施例中，相同的连续材料可例如为或可包含金属、掺杂多晶硅等。在又一些实施例中，顶部导电本体108a包含不同于底部导电本体108b的材料。
在衬底102的前侧表面102f之上设置有第一层间介电(inter-level dielectric，ILD)层114。接触件118从第一ILD层114的上表面延伸到浮动扩散节点110。接触件118被配置成将浮动扩散节点110电耦合到上覆的金属层和/或其他半导体器件。
顶部导电本体108a的侧壁108s1相对于接触件118在侧向上偏置开第一距离d1。底部导电本体108b的侧壁108s2相对于接触件118在侧向上偏置开第二距离d2。在一些实施例中，第一距离d1是顶部导电本体108a与接触件118之间的最短距离，且第二距离d2是底部导电本体108b与接触件118之间的最短距离。在一些实施例中，第一距离d1处于近似40纳米到200纳米的范围内，和/或第二距离d2处于近似20纳米到100纳米的范围内。第一距离d1例如大于第二距离d2以使得侧壁108s1在远离接触件118的方向上相对于侧壁108s2在侧向上偏置开。这部分地减小和/或消除了顶部导电本体108a与接触件118之间的寄生电容。寄生电容的这种减小和/或消除增加了像素传感器100的数字读出的增益转换和/或减小了像素传感器100的数字读出过程中的噪声，从而减小了由像素传感器100生成的图像中的FPN。
在一些实施例中，如果第一距离d1为例如近似40纳米或大于40纳米，则顶部导电本体108a与接触件118之间的寄生电容可减小，同时减小浮动扩散节点110与接触件118之间的电阻。此外，通过减小电阻，可减轻在光电探测器104中收集电荷和/或从光电探测器104传输电荷期间的不正确的像素复位。在另一些实施例中，如果第一距离d1为例如近似200纳米或小于200纳米，则顶部导电本体108a与接触件118之间的寄生电容进一步减小，同时维持低栅极电阻。在一些实施例中，第一距离d1比第二距离d2大近似20纳米到100纳米的范围。在另一些实施例中，如图1B所示，从侧壁108s1到实质上直的线120界定第一距离d1，且从侧壁108s2到实质上直的线120界定第二距离d2。在又一些实施例中，实质上直的线120与接触件118的表面相切。
如图1B所示像素传感器100的俯视图所示，顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。举例来说，第一形状可为五边形，且第二形状可为矩形。在一些实施例中，衬底102的顶表面下方的传输栅极介电质106的一部分可具有与底部导电本体108b相同的形状(例如，第二形状)。顶部导电本体108a的至少一部分悬于底部导电本体108b之上。顶部导电本体108a的周界的第一顶部周界段108a1以第一长度L1被界定在第一点p1与第二点p2之间。在一些实施例中，第一点p1界定在直接上覆在浮动扩散节点110上的顶部导电本体108a的隅角处，且第二点p2界定在直接上覆在底部导电本体108b上的顶部导电本体108a的边缘所在的位置处。顶部导电本体108a的周界的第二顶部周界段108a2以第二长度L2被界定在第三点p3与第四点p4之间。在一些实施例中，第三点p3被界定在直接上覆在底部导电本体108b上的顶部导电本体108a的边缘所在的另一位置处，且第四点p4被界定在直接上覆在浮动扩散节点110上的顶部导电本体108a的另一隅角处。在一些实施例中，第一长度L1和/或第二长度L2分别处于近似5纳米到245纳米的范围内。在另一些实施例中，第一长度L1与第二长度L2近似相同。在又一些实施例中，第一顶部周界段108a1及第二顶部周界段108a2可例如为与浮动扩散节点110接触和/或上覆在浮动扩散节点110上的顶部导电本体108a的周界的唯一顶部周界段。
底部导电本体108b的周界的第一底部周界段108b1以第三长度L3被界定在第二点p2与第五点p5之间。在一些实施例中，第五点p5被界定在底部导电本体108b的与浮动扩散节点110相邻的隅角处。在一些实施例中，底部导电本体108b在第五点p5处的隅角仅通过传输栅极介电质106与浮动扩散节点110分开。底部导电本体108b的周界的第二底部周界段108b2以第四长度L4界定在第三点p3与第五点p5之间。在一些实施例中，第三长度L3和/或第四长度L4分别处于近似10纳米到250纳米的范围内。在另一些实施例中，第一底部周界段108b1及第二底部周界段108b2可为底部导电本体108b的周界中接触浮动扩散节点110和/或与浮动扩散节点110直接相邻的唯一段。在一些实施例中，第一长度L1与第二长度L2之和小于第三长度L3与第四长度L4之和。举例来说，第一长度L1与第二长度L2之和比第三长度L3与第四长度L4之和小至少10纳米。因此，底部导电本体108b的周界的直接相邻于浮动扩散节点110的长度大于顶部导电本体108a的周界的直接相邻于浮动扩散节点110和/或悬于浮动扩散节点110之上的长度。这部分地减轻了沿顶部导电本体108a的周界的电场累积，从而减小和/或消除了顶部导电本体108a与浮动扩散节点110之间的“泄漏”(即，电流的流动)。
如图1C所示像素传感器100的剖视图所示，顶部导电本体108a在第四点p4处的隅角直接上覆在浮动扩散节点110上。
参照图2A，提供根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200a的俯视图。在顶部导电本体108a的中心处设置有第一实质上直的线202，且在底部导电本体108b的中心处设置有第二实质上直的线204。第一实质上直的线202相对于第二实质上直的线204在侧向上偏置开非零距离。在一些实施例中，第一实质上直的线202与浮动扩散节点110的侧壁实质上对齐。
另外如图2A所示，底部导电本体108b的面积Ao与光电探测器104交叠。面积Ao具有长度Lo及宽度Wo以使面积Ao等于长度Lo与宽度Wo的乘积。在一些实施例中，面积Ao为约2,000平方纳米(nm2)或大于2,000平方纳米。举例来说，如果面积Ao小于约2,000nm2，则可能发生累积电荷从光电探测器104到浮动扩散节点110的不完全传输。这可部分地增大由像素传感器200a生成的图像中的FPN和/或降低像素传感器200a的可靠性/灵敏度。
参照图2B，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200b的俯视图。顶部导电本体108a的侧壁108s1与底部导电本体108b的侧壁108s2平行。
参照图2C，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200c的俯视图。顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。在一些实施例中，如图2C所示，第一形状是五边形，且第二形状是三角形。在另一些实施例中，三角形是等腰三角形。举例来说，底部导电本体108b的第一侧壁108bs1的长度实质上等于底部导电本体108b的第二侧壁108bs2的长度。
参照图2D，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200d的俯视图。底部导电本体108b的第二侧壁108bs2的长度小于底部导电本体108b的第一侧壁108bs1的长度。在一些实施例中，第一侧壁108bs1的长度比第二侧壁108bs2的长度大至少两倍。
参照图2E，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200e的俯视图。顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。在一些实施例中，如图2E所示，第一形状是五边形，且第二形状是布局不同于第一形状的五边形。在另一些实施例中，第一形状的五边形的侧壁长度和/或角度不同于第二形状的五边形的侧壁长度和/或角度。
参照图2F，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200f的俯视图。顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。举例来说，第一形状是五边形，且第二形状是六边形。
参照图2G，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200g的俯视图。顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。举例来说，第一形状是五边形，且第二形状是圆形。底部导电本体108b的中心在朝向接触件118的方向上相对于顶部导电本体108a的中心在侧向上偏置开(非零距离)。在一些实施例中，底部导电本体108b的中心沿着与顶部导电本体108a的中心及接触件118的中心相交的实质上直的对角线设置。
参照图2H，提供了根据图1B所示像素传感器100的俯视图的一些替代实施例的像素传感器200h的俯视图。顶部导电本体108a具有第一形状，且底部导电本体108b具有不同于第一形状的第二形状。举例来说，第一形状是五边形，且第二形状是体育场形(stadium)。第二形状的圆形表面面对接触件118。
尽管在图1B及图2B到图2H所示俯视图中未示出，然而底部导电本体108b的面积Ao与光电探测器104交叠，如图2A所示及所述。面积Ao为例如约2,000nm2或大于2,000nm2，从而减小由图1B及图2B到图2H所示像素传感器生成的图像中的FPN和/或提高图1B及图2B到图2H所示像素传感器的稳定性/灵敏度。
参照图3A，提供了根据图1A所示像素传感器100的剖视图的一些替代实施例的像素传感器300a的剖视图。
传输栅极电极108包括上覆在底部导电本体108b上的顶部导电本体108a。底部导电本体108b具有圆形隅角。在一些实施例中，底部导电本体108b的圆形隅角108rc直接相邻于浮动扩散节点110。在一些实施例中，圆形隅角108rc由第五点p5与第六点p6界定。第六点p6被界定在底部导电本体108b的顶表面下方及浮动扩散节点110的中心上方的位置处。在另一些实施例中，底部导电本体108b的圆形隅角108rc的弯曲的表面的斜率连续减小，同时沿着弯曲的表面从第五点p5移动到第六点p6。界定在圆形隅角108rc与实质上直的线302之间的角度α可处于近似30度到90度的范围内。在一些实施例中，实质上直的线302垂直于衬底102的前侧表面102f。由于圆形隅角108rc，因此在圆形隅角108rc处的电场累积得以减轻。因此，底部导电本体108b的圆形隅角108rc可减轻和/或消除底部导电本体108b与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而进一步减小由像素传感器300a生成的图像中的FPN。
参照图3B，提供了根据图1A所示像素传感器100的剖视图的一些替代实施例的像素传感器300b的剖视图。
在传输栅极介电质106周围设置有隔离结构304。隔离结构304被配置成增大浮动扩散节点110与传输栅极电极108之间的电隔离。在一些实施例中，隔离结构304是具有第一掺杂类型(例如，p型)的衬底102的掺杂区，且浮动扩散节点110具有与第一掺杂类型相反的第二掺杂类型(例如，n型)。由于隔离结构304与浮动扩散节点110具有相反的掺杂类型，因此在隔离结构304的外侧区处形成耗尽区。耗尽区可例如由于隔离结构304与浮动扩散节点110之间的p-n结而形成。在隔离结构的外侧区处形成耗尽区有助于传输栅极电极108与浮动扩散节点110之间的电隔离。这部分地减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而减小了由像素传感器300b生成的图像中的FPN，同时增强了像素传感器300b的稳定性及可靠性。在一些实施例中，隔离结构304可包含介电材料和/或被配置成浅沟槽隔离(shallow trench isolation，STI)结构。在又一些实施例中，隔离结构304的接触浮动扩散节点110的部分可包括掺杂浓度低于浮动扩散节点110的第二掺杂类型(例如，n型)。由于掺杂浓度较低，因此浮动扩散节点110与传输栅极电极108之间的“泄漏”将被减少和/或消除。
在另一些实施例中，隔离结构304的第一段304a包括掺杂浓度(例如p+)高于传感器井区105的第一掺杂类型(例如p型)，且隔离结构304的第二段304b包括掺杂浓度(例如n-)低于浮动扩散节点110的第二掺杂类型(例如n型)。在一些实施例中，隔离结构304的第一段304a相对于浮动扩散节点110在侧向上偏置开，且隔离结构304的第二段304b接触浮动扩散节点110。由于隔离结构304的第二段304b以低于浮动扩散节点110的掺杂浓度包括与浮动扩散节点110相同的掺杂类型(例如，n型)，因此浮动扩散节点110与传输栅极电极108之间的“泄漏”将被减少和/或消除。
参照图3C，提供了根据图1A所示像素传感器100的剖视图的一些替代实施例的像素传感器300c的剖视图。
侧壁间隔件116包括第一侧壁间隔件段116a及第二侧壁间隔件段116b。在一些实施例中，侧壁间隔件116是沿着传输栅极电极108的侧壁连续延伸的连续介电材料(当从上向下观察时)。第一侧壁间隔件段116a的底表面与衬底102的前侧表面102f实质上对齐。第二侧壁间隔件段116b的底表面设置在前侧表面102f下方。底部导电本体108b的上表面108us设置在底部导电本体108b的顶表面108ts下方第三距离d3处。第二侧壁间隔件段116b被配置成增强位于点p5处的底部导电本体108b的隅角与浮动扩散节点110之间的电隔离。这部分地减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而进一步减小了由像素传感器300c生成的图像中的FPN，同时增强了像素传感器300c的稳定性及可靠性。
参照图4A，提供了包括垂直传输晶体管112a到112b的像素传感器400a的俯视图的一些实施例。
在一些实施例中，垂直传输晶体管112a到112b分别被配置成图2G所示垂直传输晶体管112，其中在每一垂直传输晶体管112a到112b下方设置有光电探测器。垂直传输晶体管112a到112b与浮动扩散节点110相邻。在一些实施例中，垂直传输晶体管112a至112b的中心到接触件118的中心距离相等。
参照图4B，提供了包括垂直传输晶体管112a到112d的像素传感器400b的俯视图的一些实施例。
在一些实施例中，垂直传输晶体管112a到112d分别被配置成图2G所示垂直传输晶体管112，其中在每一垂直传输晶体管112a到112d下方设置有光电探测器。垂直传输晶体管112a到112d与浮动扩散节点110相邻。在一些实施例中，垂直传输晶体管112a至112d的中心到接触件118的中心距离相等。
参照图4C，提供了包括垂直传输晶体管112a到112d的像素传感器400c的俯视图的一些实施例。
在一些实施例中，垂直传输晶体管112a到112d分别被配置成图1B所示垂直传输晶体管112，其中在每一垂直传输晶体管112a到112d下方设置有光电探测器。垂直传输晶体管112a到112d与浮动扩散节点110相邻以使得浮动扩散节点110是加号形状(plus shaped)。在一些实施例中，垂直传输晶体管112a至112d的中心到接触件118的中心距离相等。
参照图4D，提供了包括垂直传输晶体管112a到112d的像素传感器400d的俯视图的一些实施例。
在一些实施例中，垂直传输晶体管112a到112d分别被配置成图2B所示垂直传输晶体管112，其中在每一垂直传输晶体管112a到112d下方设置有光电探测器。垂直传输晶体管112a到112d与浮动扩散节点110相邻。在一些实施例中，垂直传输晶体管112a至112d的中心到接触件118的中心距离相等。
参照图5A，提供了包括垂直传输晶体管112及读出晶体管524的像素传感器500a的一些实施例。
内连线结构525上覆在衬底102的前侧表面102f上。衬底102具有第一掺杂类型(例如，p型)。内连线结构525包括内连线介电结构526、接触件118及配线528。内连线结构525被配置成将垂直传输晶体管112及读出晶体管524电耦合到上覆的导电层、相邻的半导体器件和/或外部半导体器件。半导体器件可例如为变容二极管、电阻器、电容器、晶体管等。在一些实施例中，接触件118和/或配线528可例如分别为或可包含铝、钨、铜等。内连线介电结构526可例如为一个或多个介电层和/或一种或多种介电材料。所述一种或多种介电材料可例如为或可包含氧化物、氧化硅、低介电常数介电质等。
读出晶体管524包括栅极电极522、栅极介电质518、侧壁间隔件520、轻掺杂区516及源极/漏极区514。在一些实施例中，读出晶体管524可被配置成源极跟随器晶体管、复位晶体管或行选择晶体管。侧壁间隔件520可例如为或可包含氮化硅、碳化硅等。栅极介电质518可例如为或可包含氧化硅、高介电常数介电质等。栅极电极522可例如为或可包含铝、多晶硅、硅化物、铜、钛、钽、前述材料的组合等。轻掺杂区516可为衬底102的具有与第一掺杂类型相反的第二掺杂类型(例如，n型)的区。在一些实施例中，第一掺杂类型是p型且第二掺杂类型是n型，或第一掺杂类型是n型且第二掺杂类型是p型。源极/漏极区514可为衬底102的具有第二掺杂类型的区，以使得源极/漏极区514的掺杂浓度大于轻掺杂区516的掺杂浓度。在读出晶体管524与垂直传输晶体管112之间在侧向上在衬底102中设置有浅沟槽隔离(STI)结构512。STI结构512从衬底102的前侧表面102f延伸到前侧表面102f下方的点。
在一些实施例中，垂直传输晶体管112被配置成图1A所示垂直传输晶体管112。垂直传输晶体管112上覆在光电探测器104上且被配置成在光电探测器104与浮动扩散节点110之间创建选择性导电沟道。在一些实施例中，浮动扩散节点110具有掺杂浓度近似等于或大于源极/漏极区514的掺杂浓度的第二掺杂类型(例如，n型)。下栅极注入区510环绕传输栅极电极108的底部导电本体108b。下栅极注入区510具有掺杂浓度高于轻掺杂区516的掺杂浓度的第一掺杂类型(例如，p型)。下栅极注入区510被配置成改善传输栅极介电质106与衬底102之间的界面，从而减小垂直传输晶体管112中的暗电流。这可部分地减小由像素传感器500a生成的图像中的噪声。深沟槽隔离(deep trench isolation，DTI)结构508从衬底102的背侧表面102b延伸到背侧表面102b上方的点。DTI结构508被配置成将光电探测器104与衬底102上的其他半导体器件和/或相邻的光电探测器电隔离。
在衬底102的背侧表面102b上设置有抗反射层506。抗反射层506被配置成减少由衬底102反射的入射辐射量。在一些实施例中，抗反射层506可例如为或可包含氧化物、高介电常数介电质、氮化物等。在另一些实施例中，抗反射层506可包括位于包含高介电常数介电质的第二层上的包含氧化物堆叠的第一层，或反之亦然。滤色器504直接接触抗反射层506。滤色器504被配置成透射特定波长的入射辐射。在滤色器504上设置有透镜502。透镜502被配置成将入射辐射(例如光子)朝光电探测器104聚焦。
参照图5B，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500b的剖视图。传输栅极电极108被配置成图3C所示传输栅极电极108，且侧壁间隔件116被配置成图3C所示侧壁间隔件116。
参照图5C，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500c的剖视图。传输栅极电极108被配置成图3B所示传输栅极电极108以使隔离结构304包绕在传输栅极介电质106的侧壁周围。
参照图5D，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500d的剖视图。传输栅极电极108被配置成图3A所示传输栅极电极108以使得底部导电本体108b及传输栅极介电质106分别具有圆形隅角。
参照图5E，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500e的剖视图。底部导电本体108b包括圆形隅角，如图3A所示像素传感器300a所述及所示。这部分地减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而减小了由像素传感器500e生成的图像中的FPN，同时增强了像素传感器500e的稳定性及可靠性。
此外，在传输栅极介电质106周围设置有隔离结构304，如图3B所示像素传感器300b所示及所述。隔离结构304被配置成增大浮动扩散节点110与传输栅极电极108之间的电隔离。在一些实施例中，隔离结构304是具有第一掺杂类型(例如，p型)的衬底102的掺杂区，且浮动扩散节点110具有与第一掺杂类型相反的第二掺杂类型(例如，n型)。由于隔离结构304与浮动扩散节点110具有相反的掺杂类型，因此在隔离结构的外侧区处形成耗尽区。耗尽区可例如由于隔离结构304与浮动扩散节点110之间的p-n结而形成。在隔离结构的外侧区处形成耗尽区有助于传输栅极电极108与浮动扩散节点110之间的电隔离。这部分地进一步减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而减小了由像素传感器500e生成的图像中的FPN，同时进一步增强了像素传感器500e的稳定性及可靠性。在另一些实施例中，隔离结构304的接触浮动扩散节点110的一部分可包括掺杂浓度低于浮动扩散节点110的第二掺杂类型(例如，n型)。由于掺杂浓度较低，因此浮动扩散节点110与传输栅极电极108之间的“泄漏”将被减少和/或消除。
参照图5F，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500f的剖视图。底部导电本体108b包括圆形隅角，如图3A所示像素传感器300a所述及所示，以使底部导电本体108b的圆形隅角直接相邻于浮动扩散节点110。这部分地减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而减小了由像素传感器500f生成的图像中的FPN，同时增强了像素传感器500f的稳定性及可靠性。
此外，侧壁间隔件116如在图3C所示像素传感器300c中所示及所述，其中侧壁间隔件116包括第一侧壁间隔件段116a及第二侧壁间隔件段116b。第一侧壁间隔件段116a的底表面与浮动扩散节点110的顶表面实质上对齐。第二侧壁间隔件段116b的底表面设置在浮动扩散节点110的顶表面下方。底部导电本体108b的上表面108us设置在底部导电本体108b的顶表面108ts下方非零距离处。第二侧壁间隔件段116b被配置成增强底部导电本体108b的圆形隅角与浮动扩散节点110之间的电隔离。这部分地进一步减少了传输栅极电极108与浮动扩散节点110之间的“泄漏”(即，电流的流动)，从而进一步减小了由像素传感器500f生成的图像中的FPN，同时进一步增强了像素传感器500f的稳定性及可靠性。
参照图5G，提供了不具有圆形隅角的根据图5F所示像素传感器500f的一些变型的像素传感器500g的剖视图。此外，像素传感器500g包括如图3B中所配置及所述的隔离结构304。
参照图5H，提供了根据图5F所示像素传感器500f的一些变型的像素传感器500h的剖视图。像素传感器500h包括如图3B中所配置及所述的隔离结构304的一些实施例。
参照图5I，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500i的剖视图。抗反射层506包括第一抗反射层506a及第二抗反射层506b。在一些实施例中，第一抗反射层506a可例如为或可包含高介电常数介电质、氮化物等。在一些实施例中，第二抗反射层506b可例如为或可包含氧化物(例如氧化硅等)。第一抗反射层506a可例如具有被配置成增加设置在光电探测器104上的入射辐射的光接纳表面积的非平坦图案(例如，拼图图案(jig-saw pattern))。这部分地提高了像素传感器500i的灵敏度和/或量子效率(quantum efficiency，QE)。
参照图5J，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500j的剖视图。深沟槽隔离(DTI)结构508从衬底102的前侧表面102f延伸到衬底102的背侧表面102b。DTI结构508的这种配置进一步增大了光电探测器104与设置在衬底102上的其他半导体器件(例如，相邻的像素器件)和/或相邻的光电探测器之间的电隔离。这部分地减少了光电探测器104与相邻的光电探测器之间的串扰和/或减小了由像素传感器500j生成的图像中的噪声，同时增强了像素传感器500j的稳定性及可靠性。
参照图5K，提供了根据图5A所示像素传感器500a的一些替代实施例的像素传感器500k的剖视图。省略了DTI结构(图5A所示508)，从而减少了与形成像素传感器500a相关联的成本及时间。
图6到图14示出根据本公开的实施例的各个方面的形成像素传感器的方法的一些实施例的剖视图600到1400。尽管图6到图14所示的剖视图600到1400是参照方法阐述的，然而应理解，图6到图14所示结构并非仅限于所述方法，而是可独立于所述方法。尽管图6到图14被阐述为一系列动作，然而应理解，这些动作并不限制在其他实施例中可改变动作的顺序，且所公开的方法也适用于其他结构。在其他实施例中，所示和/或所述的一些动作可全部或部分地省略。在一些实施例中，图6到图14可例如用于形成图5A所示像素传感器500a。
如图6所示剖视图600所示，提供衬底102，且在衬底102的前侧表面102f上形成浅沟槽隔离(STI)结构512。在一些实施例中，衬底102可例如为块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底或一些其他合适的衬底。在一些实施例中，在形成STI结构512之前，执行第一注入工艺以利用第一掺杂类型(例如，p型)对衬底102进行掺杂。在一些实施例中，用于形成STI结构512的工艺可包括：1)选择性地刻蚀衬底102以在衬底102中形成沟槽，所述沟槽从衬底102的前侧表面102f延伸到衬底102中；以及2)利用介电材料填充沟槽(例如，通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化、溅射等)。在另一些实施例中，通过在衬底102的前侧表面102f上形成掩模层(未示出)以及随后将衬底102暴露于被配置成选择性地移除衬底102的未被掩蔽的部分的一种或多种刻蚀剂来对衬底进行选择性地刻蚀。在又一些实施例中，介电材料可包括氧化物(例如，氧化硅)、氮化物等。
在图6所示剖视图600中还示出，在衬底102中形成光电探测器104。光电探测器104是衬底的包括与第一掺杂类型相反的第二掺杂类型(例如，n型)的区。在一些实施例中，光电探测器104可通过选择性离子注入工艺形成，所述选择性离子注入工艺利用衬底102的前侧表面102f上的掩模层(未示出)来选择性地将离子注入到衬底102中。
如图7所示剖视图700所示，根据掩模层704将衬底102图案化，从而界定垂直晶体管开口702。在一些实施例中，垂直晶体管开口702可具有与如图1B和/或图2A到图2H中的任意一者或图1B和/或图2A到图2H的组合所示底部导电本体108b的顶部布局相似或相同的顶部布局。在执行图案化工艺之后，在衬底102中形成具有第一掺杂类型(例如，p型)的下栅极注入区510。在一些实施例中，通过根据掩模层704执行选择性注入工艺以选择性地将离子注入到衬底102中来形成下栅极注入区510。在另一些实施例中，在执行选择性注入工艺之后，执行移除工艺(未示出)以移除掩模层704。
在一些实施例中，在形成下栅极注入区510之后，根据掩模层704执行另一选择性注入工艺以将离子注入到衬底102中。执行另一选择性注入工艺以形成隔离结构(例如，图3B所示304)，例如图3B所示及所述。在另一些实施例中，隔离结构(例如，图3B所示304)可包括掺杂浓度比下栅极注入区510高的第一掺杂类型(例如，p型)。在一些实施例中，另一选择性注入工艺可例如通过相对于垂直于衬底102的前侧表面102f的直线以非零角度将衬底102暴露于一种或多种刻蚀剂来执行。这部分地将所述一种或多种刻蚀剂的注入限制到衬底102的上部区，例如由图3B所示隔离结构304所示。在一些实施例中，非零角度处于近似-30度到30度的范围内。
如图8所示剖视图800所示，在衬底102之上形成栅极介电层802。栅极介电层802上覆在衬底102的前侧表面102f上并对垂直晶体管开口(图7所示702)进行衬垫。在一些实施例中，栅极介电层802可例如为或可包含氧化硅、高介电常数介电材料等。栅极介电层802可通过CVD、PVD、ALD、热氧化、溅射或另一种合适的沉积工艺来沉积和/或生长。在栅极介电层802之上形成栅极电极层804以使得栅极电极层804填充垂直晶体管开口(图7所示702)的剩余部分。在一些实施例中，栅极电极层804可例如为或可包含铝、铜、钨、钛、钽、本征多晶硅、掺杂多晶硅、硅化物等。
如图9所示剖视图900所示，将栅极介电层(图8所示802)及栅极电极层(图8所示804)图案化，从而界定传输栅极电极108、栅极电极522、传输栅极介电质106及栅极介电质518。在一些实施例中，执行图案化工艺以使得传输栅极电极108的顶部导电本体108a及底部导电本体108b可分别具有与如图1B和/或图2A到图2H中的任意一者或图1B和/或图2A到图2H的组合中所示及所述的顶部导电本体108a及底部导电本体108b的顶部布局相似或相同的顶部布局。在一些实施例中，图案化包括：1)在栅极电极层(图8所示804)之上形成掩模层(未示出)；2)将栅极介电层(图8所示802)及栅极电极层(图8所示804)的未被掩蔽的部分暴露于一种或多种刻蚀剂；以及3)移除掩模层。在形成传输栅极电极108及栅极电极522之后，在栅极电极522的任一侧上形成轻掺杂区516，且在传输栅极电极108的一侧上形成轻掺杂区110a。在一些实施例中，轻掺杂区516、110a分别具有第二掺杂类型(例如，n型)。在一些实施例中，轻掺杂区516、110a可通过选择性离子注入工艺形成，所述选择性离子注入工艺利用衬底102的前侧表面102f上的掩模层(未示出)来选择性地将离子注入到衬底102中。
如图10所示剖视图1000所示，在衬底的前侧表面102f上并沿着传输栅极电极108的侧壁及栅极电极522的侧壁形成侧壁间隔件116、520。此外，在衬底102的前侧表面102f上形成源极/漏极区514及浮动扩散节点110，从而分别界定读出晶体管524及垂直传输晶体管112。源极/漏极区514及浮动扩散节点110分别具有掺杂浓度高于轻掺杂区516的第二掺杂类型(例如，n型)。
在一些实施例中，侧壁间隔件116、520可通过在衬底102的前侧表面102f之上沉积(例如，通过CVD、PVD、ALD、溅射等)间隔件层来形成。随后对间隔件层进行刻蚀以从水平表面移除间隔件层，从而在传输栅极电极108的侧壁周围形成侧壁间隔件116，且在栅极电极522的侧壁周围形成侧壁间隔件520。在一些实施例中，间隔件层可例如为或可包含氮化物、氧化物或一些其他介电材料。在一些实施例中，源极/漏极区514及浮动扩散节点110可通过选择性离子注入工艺形成，所述选择性离子注入工艺利用衬底102的前侧表面102f上的掩模层(未示出)来选择性地将离子(例如，n型(例如磷))注入到衬底102中。在另一些实施例中，在形成源极/漏极区514及浮动扩散节点110之后执行退火工艺(例如，激光退火、快速热退火(rapid thermal anneal，RTA)等)以使选择性注入的掺杂剂活化。
如图11所示剖视图1100所示，在衬底102的前侧表面102f之上形成内连线结构525。内连线结构525包括内连线介电结构526、接触件118及配线528。在一些实施例中，内连线介电结构526可形成有实质上平坦的上表面，且可例如为或可包含氧化物、氮化物、低介电常数介电质等。在一些实施例中，内连线介电结构526可通过CVD、PVD、ALD、溅射等形成。在另一些实施例中，可对内连线介电结构526执行平坦化工艺(例如，化学机械平坦化(chemical-mechanical planarization，CMP)工艺)以形成实质上平坦的上表面。
在一些实施例中，在内连线介电结构526中形成接触件118。此外，接触件118从配线528延伸到衬底102的掺杂区(例如，源极/漏极区514和/或浮动扩散节点110)及晶体管栅极电极(例如，栅极电极522和/或传输栅极电极108)。在一些实施例中，用于形成接触件118的工艺包括沉积内连线介电结构526的下部部分，随后向下部部分中执行刻蚀以形成与接触件118对应的接触件开口。在另一些实施例中，可通过沉积或生长导电材料(例如，钨)覆盖填充接触件开口的内连线介电结构526来填充接触件开口，并且随后对接触件118及内连线介电结构526执行平坦化工艺(例如，CMP)。
同样如图11所示，在每一接触件118之上在内连线介电结构526中形成配线528。在一些实施例中，用于形成配线528的工艺包括：1)沉积内连线介电结构526的上部部分；2)在上部部分之上形成掩模层(未示出)；3)向上部部分中执行刻蚀工艺以形成与配线528对应的配线开口；4)利用导电材料(例如，铜)填充开口；以及5)随后对导电材料及掩模层执行平坦化工艺。此外，衬底102具有从衬底102的前侧表面102f到衬底102的背侧表面102b界定的厚度t1。
如图12所示剖视图1200所示，将图11所示结构旋转180度，并使衬底102薄化以使得衬底102具有减小的厚度。举例来说，图12所示衬底102的厚度t1小于图11所示衬底102的厚度t1。在一些实施例中，所述薄化可暴露出衬底102的背侧表面102b上的光电探测器104。所述薄化可例如通过平坦化工艺、回蚀工艺(etch back process)、研磨工艺、前述工艺的组合等来执行。在另一些实施例中，平坦化工艺可为CMP工艺。在一些实施例中，在对图11所示结构执行薄化工艺之前，将内连线结构525结合到另一半导体晶片(未示出)。举例来说，另一半导体晶片可为或可包括应用专用集成电路(application-specific integratedcircuit，ASIC)晶片，所述应用专用集成电路晶片具有上覆在ASIC衬底(未示出)上的ASIC内连线结构(未示出)，其中所述ASIC内连线结构在结合工艺之后直接接触内连线结构525。在ASIC衬底内和/或ASIC衬底上可设置有一个或多个半导体器件。在另一些实施例中，结合工艺可包括例如熔融结合、混合结合或另一种合适的结合工艺。
如图13所示剖视图1300所示，在衬底102中形成深沟槽隔离(DTI)结构508。DTI结构508从背侧表面102b延伸到衬底102中到达背侧表面102b下方的点。在一些实施例中，DTI结构508从衬底102的背侧表面102b延伸到衬底102的前侧表面102f(例如，如图5J)。在一些实施例中，用于形成DTI结构508的工艺包括：1)对衬底102进行选择性地刻蚀以在衬底102中形成从背侧表面102b延伸到衬底102中的沟槽；以及2)随后利用介电材料填充沟槽(例如，通过CVD、PVD、ALD、热氧化、溅射等)。
如图14的剖视图1400所示，在衬底102的背侧表面102b之上形成抗反射层506。在一些实施例中，在光电探测器104及DTI结构508上形成抗反射层506。在一些实施例中，抗反射层506可通过CVD、PVD、ALD、溅射等形成。在另一些实施例中，抗反射层506可在形成之后被平坦化(例如，通过CMP)。此外，在抗反射层506上形成滤色器504。滤色器504由允许具有特定波长范围的入射辐射(例如，光)透射且同时阻挡具有特定范围之外的另一波长的入射波长的材料形成。在另一些实施例中，滤色器504可通过CVD、PVD、ALD、溅射等形成，和/或可在形成之后被平坦化(例如，通过CMP)。
此外，如图14所示，在滤色器504之上形成透镜502。透镜502可通过在滤色器504上沉积透镜材料来形成(例如，通过旋涂方法或沉积工艺)。在透镜材料上方将具有弯曲的上表面的透镜模板(未示出)图案化。接着通过根据透镜模板对透镜材料选择性地进行刻蚀来形成透镜502。
图15示出根据本公开的实施例的形成像素传感器的方法1500。尽管方法1500被示出和/或阐述为一系列动作或事件，然而应理解所述方法并非仅限于所示顺序或动作。因此，在一些实施例中，所述动作可采用与所示不同的顺序来进行，和/或可同时进行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间进行或与其他动作或子动作同时进行。在一些实施例中，一些示出的动作或事件可被省略，且还可包括其他未示出的动作或事件。
在动作1502处，在衬底中形成光电探测器。图6示出与动作1502的一些实施例对应的剖视图600。
在动作1504处，对衬底执行第一图案化工艺，从而在衬底中并在光电探测器正上方界定栅极电极开口。图7示出与动作1504的一些实施例对应的剖视图700。
在动作1506处，在衬底之上形成栅极介电层，且在栅极介电层之上形成栅极电极层。栅极介电层对栅极电极开口的一部分进行衬垫，且栅极电极层填充栅极电极开口的其余部分。图8示出与动作1506的一些实施例对应的剖视图800。
在动作1508处，对栅极电极层及栅极介电层执行第二图案化工艺，从而界定传输栅极结构及读出栅极结构。传输栅极电极具有顶部导电本体及底部导电本体，顶部导电本体上覆在衬底的顶表面上，底部导电本体从顶部导电本体延伸到衬底的顶表面下方的点。顶部导电本体的第一侧壁介于底部导电本体的相对的侧壁之间。图9示出与动作1508的一些实施例对应的剖视图900。
在动作1510处，在读出栅极结构的相对侧上形成源极/漏极区，且直接相邻于传输栅极结构形成浮动扩散节点。顶部导电本体的第一侧壁部分地上覆在浮动扩散节点上。图10示出与动作1510的一些实施例对应的剖视图1000。
在动作1512处，在传输栅极结构及读出栅极结构之上形成内连线结构。图11示出与动作1512的一些实施例对应的剖视图1100。
在动作1514处，对衬底的背侧表面执行薄化工艺，从而暴露出光电探测器。图12示出与动作1514的一些实施例对应的剖视图1200。
在动作1516处，在衬底的背侧表面中形成深沟槽隔离(DTI)结构。图13示出与动作1516的一些实施例对应的剖视图1300。
在动作1518处，在光电探测器上形成抗反射层，在抗反射层上形成滤色器，且在滤色器上形成透镜。图14示出与动作1518的一些实施例对应的剖视图1400。
因此，在一些实施例中，本申请提供一种像素传感器，所述像素传感器包括上覆在光电探测器上并设置在衬底中的传输栅极电极。传输栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在衬底上，所述底部导电本体从顶部导电本体延伸到相邻的浮动扩散节点下方。顶部导电本体的一部分直接上覆在浮动扩散节点上。顶部导电本体的第一侧壁直接上覆在底部导电本体上。
在一些实施例中，本申请提供一种图像传感器，所述图像传感器包括：光电探测器，设置在半导体衬底中；浮动扩散节点，设置在所述半导体衬底中且位于所述光电探测器上方；以及传输栅极电极，上覆在所述光电探测器上，其中所述传输栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述半导体衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到所述浮动扩散节点下方，其中所述顶部导电本体的一部分直接上覆在所述浮动扩散节点上，且其中所述顶部导电本体的第一侧壁直接上覆在所述底部导电本体上。
在本发明的实施例中，所述顶部导电本体的所述第一侧壁是实质上直的线且包括在相对的外侧段之间延伸的内侧段，其中所述内侧段直接上覆在所述底部导电本体上且所述相对的外侧段直接上覆在所述浮动扩散节点上。
在本发明的实施例中，所述底部导电本体直接上覆在所述浮动扩散节点的上表面上。
在本发明的实施例中，所述顶部导电本体包括与所述顶部导电本体的所述第一侧壁相对的第二侧壁，其中在远离所述浮动扩散节点的方向上，所述顶部导电本体的所述第二侧壁相对于所述底部导电本体在侧向上偏置开非零距离。
在本发明的实施例中，所述顶部导电本体当从上方观察时具有第一形状，且所述底部导电本体当从上方观察时具有第二形状，其中所述第一形状不同于所述第二形状。
在本发明的实施例中，所述第一形状是五边形且所述第二形状是矩形。
在本发明的实施例中，所述的图像传感器，还包括：导电接触件，上覆在所述浮动扩散节点上；其中所述导电接触件与所述底部导电本体之间的最短距离小于所述导电接触件与所述顶部导电本体之间的最短距离。
在本发明的实施例中，与所述浮动扩散节点直接相邻的所述底部导电本体的边缘是弯曲的。
在本发明的实施例中，所述的图像传感器，还包括：侧壁间隔件结构，环绕所述顶部导电本体，其中所述侧壁间隔件结构直接接触所述底部导电本体的顶表面。
在一些实施例中，本申请提供一种像素传感器，所述像素传感器包括：光电探测器，设置在半导体衬底中；浮动扩散节点，设置在所述半导体衬底中，其中所述浮动扩散节点的底表面位于所述光电探测器的顶表面上方；导电接触件，上覆在所述浮动扩散节点上；以及垂直晶体管，上覆在所述光电探测器上且邻接所述浮动扩散节点，其中所述垂直晶体管包括上覆在垂直栅极介电质上的垂直栅极电极，其中所述垂直栅极电极具有相对于所述浮动扩散节点的顶表面升高的上导电结构且还具有下导电结构，所述下导电结构从与所述浮动扩散节点的所述顶表面齐平延伸到相对于所述浮动扩散节点的所述底表面凹陷的位置，其中所述上导电结构的至少一部分直接上覆在所述浮动扩散节点上，且其中所述上导电结构与所述导电接触件之间的第一最短最小距离大于所述下导电结构与所述导电接触件之间的第二最短最小距离。
在本发明的实施例中，所述下导电结构的圆隅角上覆在所述浮动扩散节点的圆隅角上且与所述浮动扩散节点的所述圆隅角共形。
在本发明的实施例中，在远离所述浮动扩散节点的方向上，所述上导电结构的第一外侧壁相对于所述下导电结构的所述圆隅角在侧向上偏置开非零距离。
在本发明的实施例中，所述的像素传感器，还包括：侧壁间隔件，环绕所述上导电结构的外侧壁，其中所述侧壁间隔件直接接触所述下导电结构的顶表面。
在本发明的实施例中，所述的像素传感器，还包括：隔离结构，围绕所述垂直栅极介电质设置，所述隔离结构从所述半导体衬底的顶表面延伸到位于所述顶表面下方的点，其中所述隔离结构设置在所述下导电结构的顶部隅角与所述浮动扩散节点之间。
在本发明的实施例中，所述隔离结构是所述半导体衬底的掺杂区，所述掺杂区具有直接接触所述浮动扩散节点的第一区及相对于所述浮动扩散节点在侧向上偏置开非零距离的第二区；其中所述第一区包括第一掺杂类型且所述第二区包括与所述第一掺杂类型相反的第二掺杂类型，其中所述浮动扩散节点包括浓度大于所述第一区的所述第一掺杂类型。
在本发明的实施例中，所述下导电结构的高度在远离所述浮动扩散节点的方向上增大。
在一些实施例中，本申请提供一种形成像素传感器的方法，所述方法包括：在衬底中形成光电探测器；对所述衬底执行第一图案化工艺，从而在所述衬底中在所述光电探测器正上方界定栅极电极开口；在所述衬底之上形成栅极介电层以及在所述栅极介电层之上形成栅极电极层，其中所述栅极介电层对所述栅极电极开口的一部分进行衬垫且所述栅极电极层填充所述栅极电极开口的其余部分；对所述栅极电极层及所述栅极介电层执行第二图案化工艺，从而界定垂直栅极电极，所述垂直栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到位于所述衬底的所述顶表面下方的点，其中所述顶部导电本体的第一侧壁具有直接上覆在所述底部导电本体上的内侧段；以及沿着所述栅极介电层的侧壁在所述衬底中形成浮动扩散节点，其中所述顶部导电本体的所述第一侧壁的外侧段直接上覆在所述浮动扩散节点上。
在本发明的实施例中，所述的方法，还包括：围绕所述顶部导电本体的外侧壁形成侧壁间隔件，其中所述侧壁间隔件直接接触所述底部导电本体的顶表面。
在本发明的实施例中，所述第二图案化工艺包括向所述栅极电极层中执行刻蚀工艺，在执行所述刻蚀工艺之后所述底部导电本体具有两个分立的高度，其中所述底部导电本体的顶表面与所述衬底的所述顶表面实质上对齐且所述底部导电本体的上表面在垂直方向上位于所述衬底的所述顶表面下方。
在本发明的实施例中，在形成所述栅极介电层之前，沿着所述衬底的相对的侧壁形成隔离结构，所述相对的侧壁界定所述栅极电极开口，其中所述隔离结构包括与所述浮动扩散节点的第二掺杂类型相反的第一掺杂类型。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的实施例的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开的实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的实施例的精神及范围，而且他们可在不背离本公开的实施例的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (19)

1.一种图像传感器，其特征在于，包括：
光电探测器，设置在半导体衬底中；
浮动扩散节点，设置在所述半导体衬底中且位于所述光电探测器上方；以及
传输栅极电极，上覆在所述光电探测器上，其中所述传输栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述半导体衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到所述浮动扩散节点下方，其中所述顶部导电本体的一部分直接上覆在所述浮动扩散节点上，其中所述顶部导电本体的第一侧壁是实质上直的线且包括在相对的外侧段之间延伸的内侧段，其中所述内侧段直接上覆在所述底部导电本体上且所述相对的外侧段直接上覆在所述浮动扩散节点上。
2.根据权利要求1所述的图像传感器，其特征在于，所述底部导电本体部份地直接上覆在所述浮动扩散节点的上表面上。
3.根据权利要求1所述的图像传感器，其特征在于，所述顶部导电本体包括与所述顶部导电本体的所述第一侧壁相对的第二侧壁，其中在远离所述浮动扩散节点的方向上，所述顶部导电本体的所述第二侧壁相对于所述底部导电本体的一侧壁在侧向上偏置开非零距离。
4.根据权利要求1所述的图像传感器，其特征在于，所述顶部导电本体当从上方观察时具有第一形状，且所述底部导电本体当从上方观察时具有第二形状，其中所述第一形状不同于所述第二形状。
5.根据权利要求4所述的图像传感器，其特征在于，所述第一形状是五边形且所述第二形状是矩形。
6.根据权利要求1所述的图像传感器，其特征在于，还包括：
导电接触件，上覆在所述浮动扩散节点上；
其中所述导电接触件与所述底部导电本体之间的最短距离小于所述导电接触件与所述顶部导电本体之间的最短距离。
7.根据权利要求1所述的图像传感器，其特征在于，与所述浮动扩散节点直接相邻的所述底部导电本体的边缘是弯曲的。
8.根据权利要求1所述的图像传感器，其特征在于，还包括：
侧壁间隔件结构，环绕所述顶部导电本体，其中所述侧壁间隔件结构直接接触所述底部导电本体的顶表面。
9.一种像素传感器，其特征在于，包括：
光电探测器，设置在半导体衬底中；
浮动扩散节点，设置在所述半导体衬底中，其中所述浮动扩散节点的底表面位于所述光电探测器的顶表面上方；
导电接触件，上覆在所述浮动扩散节点上；以及
垂直晶体管，上覆在所述光电探测器上且邻接所述浮动扩散节点，其中所述垂直晶体管包括上覆在垂直栅极介电质上的垂直栅极电极，其中所述垂直栅极电极具有相对于所述浮动扩散节点的顶表面升高的上导电结构且还具有下导电结构，所述下导电结构从与所述浮动扩散节点的所述顶表面齐平延伸到相对于所述浮动扩散节点的所述底表面凹陷的位置，其中所述上导电结构的至少一部分直接上覆在所述浮动扩散节点上，且其中所述上导电结构与所述导电接触件之间的第一最短最小距离大于所述下导电结构与所述导电接触件之间的第二最短最小距离，其中所述下导电结构的圆隅角与所述浮动扩散节点的圆隅角共形。
10.根据权利要求9所述的像素传感器，其特征在于，所述下导电结构的所述圆隅角上覆在所述浮动扩散节点的圆隅角上。
11.根据权利要求10所述的像素传感器，其特征在于，在远离所述浮动扩散节点的方向上，所述上导电结构的第一外侧壁相对于所述下导电结构的所述圆隅角在侧向上偏置开非零距离。
12.根据权利要求9所述的像素传感器，其特征在于，还包括：
侧壁间隔件，环绕所述上导电结构的外侧壁，其中所述侧壁间隔件直接接触所述下导电结构的顶表面。
13.根据权利要求9所述的像素传感器，其特征在于，还包括：
隔离结构，围绕所述垂直栅极介电质设置，所述隔离结构从所述半导体衬底的顶表面延伸到位于所述顶表面下方的点，其中所述隔离结构设置在所述下导电结构的顶部隅角与所述浮动扩散节点之间。
14.根据权利要求13所述的像素传感器，其特征在于，所述隔离结构是所述半导体衬底的掺杂区，所述掺杂区具有直接接触所述浮动扩散节点的第一区及相对于所述浮动扩散节点在侧向上偏置开非零距离的第二区；其中所述第一区包括第一掺杂类型且所述第二区包括与所述第一掺杂类型相反的第二掺杂类型，其中所述浮动扩散节点包括浓度大于所述第一区的所述第一掺杂类型。
15.根据权利要求9所述的像素传感器，其特征在于，所述下导电结构的高度在远离所述浮动扩散节点的方向上增大。
16.一种形成像素传感器的方法，其特征在于，所述方法包括：
在衬底中形成光电探测器；
对所述衬底执行第一图案化工艺，从而在所述衬底中在所述光电探测器正上方界定栅极电极开口；
在所述衬底之上形成栅极介电层以及在所述栅极介电层之上形成栅极电极层，其中所述栅极介电层对所述栅极电极开口的一部分进行衬垫且所述栅极电极层填充所述栅极电极开口的其余部分；
对所述栅极电极层及所述栅极介电层执行第二图案化工艺，从而界定垂直栅极电极，所述垂直栅极电极具有顶部导电本体及底部导电本体，所述顶部导电本体上覆在所述衬底的顶表面上，所述底部导电本体从所述顶部导电本体延伸到位于所述衬底的所述顶表面下方的点，其中所述顶部导电本体的第一侧壁具有直接上覆在所述底部导电本体上的内侧段；以及
沿着所述栅极介电层的侧壁在所述衬底中形成浮动扩散节点，其中所述顶部导电本体的所述第一侧壁的外侧段直接上覆在所述浮动扩散节点上，
其中所述底部导电本体的圆隅角与所述浮动扩散节点的圆隅角共形。
17.根据权利要求16所述的方法，其特征在于，还包括：
围绕所述顶部导电本体的外侧壁形成侧壁间隔件，其中所述侧壁间隔件直接接触所述底部导电本体的顶表面。
18.根据权利要求16所述的方法，其特征在于，所述第二图案化工艺包括向所述栅极电极层中执行刻蚀工艺，在执行所述刻蚀工艺之后所述底部导电本体具有两个分立的高度，其中所述底部导电本体的顶表面与所述衬底的所述顶表面实质上对齐且所述底部导电本体的上表面在垂直方向上位于所述衬底的所述顶表面下方。
19.根据权利要求16所述的方法，其特征在于，在形成所述栅极介电层之前，沿着所述衬底的相对的侧壁形成隔离结构，所述相对的侧壁界定所述栅极电极开口，其中所述隔离结构包括与所述浮动扩散节点的第二掺杂类型相反的第一掺杂类型。
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