JP2010056245A - 半導体撮像素子及びその製造方法、電子機器 - Google Patents
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Abstract
【課題】白点を抑止することができ、安定し形成することができる半導体撮像素子を提供する。
【解決手段】半導体基体３０に形成された第１導電型の半導体領域２１と、半導体基体３０上に形成された転送ゲート２３と、第１導電型の半導体領域２１に形成されたフォトダイオード領域３４、及び、第２導電型のフローティングディフュージョン領域３１とを備える半導体撮像素子を構成する。この半導体撮像素子には、転送ゲート２３及びフォトダイオード領域３４上に絶縁層２７が形成され、この絶縁層２７を貫通して転送ゲート２３に接続するコンタクトプラグ２８が形成されている。さらに、このコンタクトプラグ２８に接続され、ゲート電極２３からフォトダイオード領域３４までの絶縁層２７を覆う導電体層２９が形成されている。
【選択図】図３
【解決手段】半導体基体３０に形成された第１導電型の半導体領域２１と、半導体基体３０上に形成された転送ゲート２３と、第１導電型の半導体領域２１に形成されたフォトダイオード領域３４、及び、第２導電型のフローティングディフュージョン領域３１とを備える半導体撮像素子を構成する。この半導体撮像素子には、転送ゲート２３及びフォトダイオード領域３４上に絶縁層２７が形成され、この絶縁層２７を貫通して転送ゲート２３に接続するコンタクトプラグ２８が形成されている。さらに、このコンタクトプラグ２８に接続され、ゲート電極２３からフォトダイオード領域３４までの絶縁層２７を覆う導電体層２９が形成されている。
【選択図】図３
Description
本発明は、特に、ＭＯＳ型の半導体撮像素子及びその製造方法、並びに、この半導体撮像素子を有する電子機器に関する。
半導体撮像素子において、白点の抑制は大きな課題となっている。この課題に対して、例えば、第２導電型の信号電荷を蓄積する領域最表面に、第１導電型の正孔蓄積領域を形成する構造の半導体撮像素子が提案されている（例えば、特許文献１参照)。
また、第１導電型の正孔蓄積領域上に、バッファ膜を介して負電荷を有する電荷保持膜を形成する構造により、正孔蓄積領域に正孔を誘起することができる半導体素子が提案されている（例えば、特許文献２参照）。
しかしながら、上述の第２導電型の信号電荷を蓄積する領域最表面に、第１導電型の正孔蓄積領域を形成する構造のように、第１導電型の正孔蓄積領域を形成したのみでは、半導体撮像素子の白点抑制が不十分である。
また、孔蓄積領域に正孔を誘起するために、第１導電型の正孔蓄積領域上に、バッファ膜を介して負電荷を有する電荷保持膜を形成する構造では、素子製造過程における膜中電荷量変動などにより、正孔蓄積領域に安定して正孔を誘起することが困難である。
また、孔蓄積領域に正孔を誘起するために、第１導電型の正孔蓄積領域上に、バッファ膜を介して負電荷を有する電荷保持膜を形成する構造では、素子製造過程における膜中電荷量変動などにより、正孔蓄積領域に安定して正孔を誘起することが困難である。
上述した問題の解決のため、本発明においては、白点を抑止することができ、安定し形成することができる半導体撮像素子を提供するものである。
本発明の半導体撮像素子は、半導体基体に形成された第１導電型の半導体領域と、半導体基体上に形成された転送ゲートと、第１導電型の半導体領域に形成されたフォトダイオード領域、及び、第２導電型のフローティングディフュージョン領域とを備える。そして、転送ゲート及びフォトダイオード領域上に絶縁層が形成され、この絶縁層を貫通して転送ゲートに接続するコンタクトプラグが形成されている。さらに、このコンタクトプラグに接続され、ゲート電極からフォトダイオード領域までの絶縁層を覆う導電体層が形成されている。
また、本発明の半導体撮像素子の製造方法は、半導体基体に、第１導電型の半導体領域、フォトダイオード領域、フローティングディフュージョン領域を形成する工程と、第１導電型の半導体領域上に、転送ゲートを形成する工程とを備える。さらに、この転送ゲートにサイドウォールを形成する工程と、転送ゲート及びフォトダイオード領域上を覆う絶縁層、及び絶縁層を覆う導電体層を形成する工程と、転送ゲートと導電体層とを電気的に接続するコンタクトプラグを形成する工程とを備える。
また、本発明の電子機器は、上述の本発明の半導体撮像素子と、導体撮像素子の撮像部に入射光を導く光学系と、半導体撮像素子の出力信号を処理する信号処理回路とを備える。
本発明の半導体撮像素子、及び、半導体撮像素子の製造方法によれば、フォトダイオード領域上に、絶縁層を介して、転送ゲートと電気的に接続されて同期する導電体層が形成されている。この構成では、転送ゲートがＯＦＦの時に、転送ゲートとこれに同期する導電体層にマイナス電圧が印加され、フォトダイオード領域の表面側に正孔が誘起される。このため、フォトダイオード領域と絶縁物の界面で発生する暗電流の発生を抑制することができる。そして、白点の発生を抑制した半導体撮像素子を提供することができる。
また、白点を抑制するための構成として、コンタクトプラグに電気的に接続する導電体層を、フォトダイオード領域上に形成する。このため、電荷保持膜のような特別な構成を設ける必要がないため、半導体撮像素子の白点を抑制するための構成を安定して形成することが可能である。
また、本発明の電子機器によれば、上記本発明の半導体撮像素子を備えることにより、白点を抑制し、画質の向上が図れる。
また、白点を抑制するための構成として、コンタクトプラグに電気的に接続する導電体層を、フォトダイオード領域上に形成する。このため、電荷保持膜のような特別な構成を設ける必要がないため、半導体撮像素子の白点を抑制するための構成を安定して形成することが可能である。
また、本発明の電子機器によれば、上記本発明の半導体撮像素子を備えることにより、白点を抑制し、画質の向上が図れる。
本発明によれば、白点の発生を抑制することができ、正孔蓄積領域に安定して正孔を誘起することが可能な半導体撮像素子、及び、この半導体撮像素子を備えた電子機器を提供することができる。
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
１．半導体撮像素子の画素部及び周辺回路部の構成
２．半導体撮像素子の第１の実施の形態
３．第１の実施の形態の半導体撮像素子の製造方法
４．半導体撮像素子の第２の実施の形態
５．第２の実施の形態の半導体撮像素子の製造方法
６．半導体撮像素子を有する電子機器の実施の形態
本実施の形態は、以下の順序で説明する。
１．半導体撮像素子の画素部及び周辺回路部の構成
２．半導体撮像素子の第１の実施の形態
３．第１の実施の形態の半導体撮像素子の製造方法
４．半導体撮像素子の第２の実施の形態
５．第２の実施の形態の半導体撮像素子の製造方法
６．半導体撮像素子を有する電子機器の実施の形態
１．半導体撮像素子の画素部及び周辺回路部の構成の説明
まず、図１に本実施の形態の半導体撮像素子の画素部及び周辺回路部を示す。なお、本実施例では、半導体撮像素子をＭＯＳ型イメージセンサに適用した場合について説明する。
まず、図１に本実施の形態の半導体撮像素子の画素部及び周辺回路部を示す。なお、本実施例では、半導体撮像素子をＭＯＳ型イメージセンサに適用した場合について説明する。
図１に、本発明に適用される半導体撮像素子、すなわちＣＭＯＳ半導体撮像素子の一例の概略構成を示す。
本例の半導体撮像素子１０は、半導体基体１１例えばシリコン基板に複数の光電変換素子を含む画素１２が規則的に２次元的に配列された画素部（いわゆる撮像領域）１３と、周辺回路部とを有して構成される。画素１２は、光電変換素子となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタで構成することができる。その他、例えば選択トランジスタを省略して３つのトランジスタで構成することもできる。これら単位画素の等価回路は通常と同様であるので、詳細説明を省略する。
周辺回路部は、垂直駆動回路１４と、カラム信号処理回路１５と、水平駆動回路１６と、出力回路１７と、制御回路１８等から構成される。
制御回路１８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１４、カラム信号処理回路１５及び水平駆動回路１６等の動作の基準となるクロック信号や制御信号を生成し、これらの信号を垂直駆動回路１４、カラム信号処理回路１５及び水平駆動回路１６等に入力する。
垂直駆動回路１４は、例えばシフトレジスタによって構成され、画素部１３の各画素１２を行単位で順次垂直方向に選択走査し、垂直信号線１９を通して各画素１２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路１５に供給する。
カラム信号処理回路１５は、画素１２の例えば列ごとに配置されており、１行分の画素１２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路１５は、画素１２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅等の信号処理を行う。カラム信号処理回路１５の出力段には水平選択スイッチ（図示せず）が水平信号線２０との間に接続されて設けられる。
水平駆動回路１６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１５の各々を順番に選択し、カラム信号処理回路１５の各々から画素信号を水平信号線２０に出力させる。
出力回路１７は、カラム信号処理回路１５の各々から水平信号線２０を通して順次に供給される信号に対し、信号処理を行って出力する。
出力回路１７は、カラム信号処理回路１５の各々から水平信号線２０を通して順次に供給される信号に対し、信号処理を行って出力する。
また、本例では表面照射型の半導体撮像素子としているので、画素部１３及び周辺回路部が形成された基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成される。画素部１３では、多層配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。撮像領域の画素部以外の領域、より詳しくは、周辺回路部と撮像領域のフォトダイオード（いわゆる受光部）を除く他部領域とに遮光膜が形成される。この遮光膜は、例えば多層配線層の最上層の配線層で形成することができる。
なお、後述するが、裏面照射型の半導体撮像素子では光入射面（いわゆる受光面）側の裏面上には多層配線層はない。多層配線層は受光面と反対側の表面側に形成される。
また、本実施の形態に係る半導体撮像素子、特にその転送トランジスタの構成は、上述のＣＭＯＳ半導体撮像素子に適用されるものであるが、この例に限るものではない。
また、本実施の形態に係る半導体撮像素子、特にその転送トランジスタの構成は、上述のＣＭＯＳ半導体撮像素子に適用されるものであるが、この例に限るものではない。
２．半導体撮像素子の第１の実施の形態
図２及び図３に、本発明の第１実施の形態に係る半導体撮像素子を示す。図２及び図３では、第１の実施の形態に係る半導体撮像素子に形成される画素領域及び周辺回路領域から、例として画素領域に形成される１つの転送トランジスタを用いて説明する。また、図２では、上述の図１に示した構成の半導体基体１１、例えばシリコン基板に形成した画素部１３の転送トランジスタを示した平面図である。そして、図３では、各画素に形成される転送トランジスタの断面図を示す。
なお、半導体撮像素子には、画素領域及び周辺回路領域において、転送トランジスタ以外に複数のトランジスタが形成され、それぞれ必要に応じて２個又は３個以上のトランジスタが形成されている。
図２及び図３に、本発明の第１実施の形態に係る半導体撮像素子を示す。図２及び図３では、第１の実施の形態に係る半導体撮像素子に形成される画素領域及び周辺回路領域から、例として画素領域に形成される１つの転送トランジスタを用いて説明する。また、図２では、上述の図１に示した構成の半導体基体１１、例えばシリコン基板に形成した画素部１３の転送トランジスタを示した平面図である。そして、図３では、各画素に形成される転送トランジスタの断面図を示す。
なお、半導体撮像素子には、画素領域及び周辺回路領域において、転送トランジスタ以外に複数のトランジスタが形成され、それぞれ必要に応じて２個又は３個以上のトランジスタが形成されている。
図２Ａに示すように転送トランジスタには、転送ゲートとなるゲート電極２３の周囲にサイドウォール２６が形成されている。そして、このゲート電極２３を挟んで対向する位置に、フォトダイオード（ＰＤ）領域３４とフローティングディフュージョン（ＦＤ）領域３１とが形成されている。
この転送トランジスタは、ＰＤ領域３４とＦＤ領域３１との間に形成されたゲート電極２３に電圧を加えることにより、ＰＤ領域３４で光電変換されて蓄積された電荷信号が、ＦＤ領域３１に転送される構成である。
この転送トランジスタは、ＰＤ領域３４とＦＤ領域３１との間に形成されたゲート電極２３に電圧を加えることにより、ＰＤ領域３４で光電変換されて蓄積された電荷信号が、ＦＤ領域３１に転送される構成である。
転送トランジスタは、図２Ｂに示すように、ゲート電極２３、サイドウォール２６、ＦＤ領域３１、及び、ＰＤ領域３４の全面を覆って、画素部分のサリサイドブロック膜を兼ねることが可能な第１の絶縁層２７が形成されている。さらに、ゲート電極２３、サイドウォール２６、及び、ＰＤ領域３４上の第１の絶縁層２７を覆う導電体層２９が形成されている。そして、ゲート電極２３上には、導電体層２９とゲート電極２３とを電気的に接続するコンタクトプラグ（ＣＳ）２８が形成されている。
また、図３に示すように、この転送トランジスタには、第２導電型、例えばｎ型の半導体基体３０に形成された第１導電型、例えばｐ型の半導体領域（ｐ−ｗｅｌｌ）２１が形成されている。そして、第１導電型の半導体領域２１上に、ゲート絶縁層２２を介して、転送ゲートとなるポリシリコン等によるゲート電極２３が形成されている。
また、ゲート電極２３の側面には、サイドウォール２６が形成されている。サイドウォール２６は、ゲート電極２３の側面に形成されている第２の絶縁層２４と、第２の絶縁層２４を介して形成される第３の絶縁層２５とからなる。
第２の絶縁層２４は、例えば、減圧ＣＶＤ法により形成されたＴＥＯＳ(Tetraethoxysilane)（ＬＰ−ＴＥＯＳ）層からなる。
また、第３の絶縁層２５は、例えば、ＬＰ−ＴＥＯＳ層上に減圧ＣＶＤ法により形成されたＳｉＮ（ＬＰ−ＳｉＮ）層からなる。
第２の絶縁層２４は、例えば、減圧ＣＶＤ法により形成されたＴＥＯＳ(Tetraethoxysilane)（ＬＰ−ＴＥＯＳ）層からなる。
また、第３の絶縁層２５は、例えば、ＬＰ−ＴＥＯＳ層上に減圧ＣＶＤ法により形成されたＳｉＮ（ＬＰ−ＳｉＮ）層からなる。
また、ゲート電極２３を挟んで対向する位置の第１導電型の半導体領域２１に、フローティングディフュージョン（ＦＤ）領域３１と、フォトダイオード（ＰＤ）領域３４が形成されている。
ＦＤ領域３１は、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばリン（Ｐ）が導入された第２導電型（ｎ＋）の半導体領域からなる。
また、ＰＤ領域３４は、電荷蓄積領域３２と、サイドウォール３６が形成された部分の下部を除き、ＰＤ領域３４の表面に形成された正孔蓄積領域３３とから構成される。なお、正孔蓄積領域３３は、例えば、熱拡散による導入された不純物の領域の拡散等により、サイドウォール３６の下部に延在させた構成とすることができる。
電荷蓄積領域３２は、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばリン（Ｐ）が導入された第２導電型（ｎ＋）の半導体領域からなる。また、正孔蓄積領域３３は、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロン（Ｂ）が導入された第１導電型（ｐ＋）の半導体領域からなる。
また、ＰＤ領域３４は、電荷蓄積領域３２と、サイドウォール３６が形成された部分の下部を除き、ＰＤ領域３４の表面に形成された正孔蓄積領域３３とから構成される。なお、正孔蓄積領域３３は、例えば、熱拡散による導入された不純物の領域の拡散等により、サイドウォール３６の下部に延在させた構成とすることができる。
電荷蓄積領域３２は、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばリン（Ｐ）が導入された第２導電型（ｎ＋）の半導体領域からなる。また、正孔蓄積領域３３は、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロン（Ｂ）が導入された第１導電型（ｐ＋）の半導体領域からなる。
また、この転送トランジスタでは、ゲート電極２３、サイドウォール２６及び半導体基体３０上を覆う、第１の絶縁層２７が形成されている。さらに、ゲート電極２３上から、ＰＤ領域３４上の第１の絶縁層２７までを覆う導電体層２９が形成されている。
さらに、ゲート電極２３と電気的に接続するコンタクトプラグ（ＣＳ）２８が、第１の絶縁層２７及び導電体層２９を貫通して形成されている。そして、ＣＳ２８により、ゲート電極２３と導電体層２９とが電気的に接続され、同期する構成である。また、ＣＳ２８は、図示しない配線と接続されてゲート電極２３に電力を供給する。
さらに、ゲート電極２３と電気的に接続するコンタクトプラグ（ＣＳ）２８が、第１の絶縁層２７及び導電体層２９を貫通して形成されている。そして、ＣＳ２８により、ゲート電極２３と導電体層２９とが電気的に接続され、同期する構成である。また、ＣＳ２８は、図示しない配線と接続されてゲート電極２３に電力を供給する。
上述の構成では、第１の絶縁層２７は、この第１の絶縁層２７上に形成する導電体層２９と、ＰＤ領域３４に形成される正孔蓄積領域３３とに対するバッファ層となる。
また、第１の絶縁層２７は、例えば、半導体撮像素子上に形成するサリサイドブロック膜として作用させることができる。半導体撮像素子の画素部以外の部分の図示しない周辺トランジスタ領域等には、抵抗低減のためにシリコンをサリサイド化する必要がある。このため、サリサイド化する周辺トランジスタ領域等には、第１の絶縁層２７を形成せずにサリサイド化を行う。このとき、上述の転送トランジスタを含む画素部等の、サリサイド化を行わない部分に第１の絶縁層２７を形成することにより、サリサイド化を防ぐことができる。
なお、第１の絶縁層２７をサリサイドブロック膜として使用せず、第１の絶縁層２７以外のサリサイドブロック膜を画素部に形成することも可能である。但し、第１の絶縁層２７以外のサリサイドブロック膜を形成する場合には、サリサイドブロック膜を形成するための工程が増加する。
また、第１の絶縁層２７は、例えば、半導体撮像素子上に形成するサリサイドブロック膜として作用させることができる。半導体撮像素子の画素部以外の部分の図示しない周辺トランジスタ領域等には、抵抗低減のためにシリコンをサリサイド化する必要がある。このため、サリサイド化する周辺トランジスタ領域等には、第１の絶縁層２７を形成せずにサリサイド化を行う。このとき、上述の転送トランジスタを含む画素部等の、サリサイド化を行わない部分に第１の絶縁層２７を形成することにより、サリサイド化を防ぐことができる。
なお、第１の絶縁層２７をサリサイドブロック膜として使用せず、第１の絶縁層２７以外のサリサイドブロック膜を画素部に形成することも可能である。但し、第１の絶縁層２７以外のサリサイドブロック膜を形成する場合には、サリサイドブロック膜を形成するための工程が増加する。
上述の構成の半導体撮像素子によれば、ＰＤ領域３４上にバッファ層となる第１の絶縁層２７を介して、ゲート電極２３と電気的に接続された導電体層２９が形成されている。このため、例えば、ゲート電極２３がＯＦＦの場合に印加されるマイナスの電圧、例えば−１．６Ｖにより、導電体層２９の下部に形成された正孔蓄積領域３３に、正孔を誘起することができる。このため、正孔蓄積領域３３のｐ型が強化され、ＰＤ領域３４と第１の絶縁層２７との界面で発生する暗電流の発生を抑制することができ、白点を抑制することができる。
また、ゲート電極２３がＯＮの場合に印加されるプラスの電圧、例えば３．２Ｖにより、第１の絶縁層２７下に電子が励起され、正孔蓄積領域２９の正孔蓄積が弱まるため、読み出し効率が上がり、残像抑制効果が得られる。
このように、ＰＤ領域３４に形成された正孔蓄積領域３３を制御し、白点を抑制することができる。
また、ゲート電極２３がＯＮの場合に印加されるプラスの電圧、例えば３．２Ｖにより、第１の絶縁層２７下に電子が励起され、正孔蓄積領域２９の正孔蓄積が弱まるため、読み出し効率が上がり、残像抑制効果が得られる。
このように、ＰＤ領域３４に形成された正孔蓄積領域３３を制御し、白点を抑制することができる。
また、上述の構成の半導体撮像素子では、白点を抑制するための構成として、コンタクトプラグ２８によりゲート電極２３と電気的に接続する導電体層２９を、第１の絶縁層２７を介してフォトダイオード領域３４上に形成する。このため、従来の半導体撮像素子にフォトダイオードの正孔蓄積領域に正孔を誘起させるために構成されていた、電荷保持膜のような特別な構成を設ける必要がない。また、ゲート電極と電気的に接続する導電体層は、従来から半導体装置の製造に用いられている導電体、及び、半導体製造プロセスを用いて構成することができる。従って、半導体撮像素子の白点を抑制するための構成を安定して形成することが可能である。
なお、上述の転送トランジスタにおいて、ＰＤ領域３４には、正孔蓄積領域３３が形成されていない場合にも、導電体層２９によるＰＤ領域内の正孔の誘起及び電子の励起を行うことができ、白点の抑制及び残像抑制効果を得ることができる。このため、ＰＤ領域３４を、電荷蓄積領域３２のみで構成し、正孔蓄積領域３３を形成しなくてもよい。
しかし、正孔蓄積領域３３を設けることにより、ＰＤ領域３４の表面の暗電流を抑制することができる。さらに、ゲート電極２３がＯＦＦの場合にマイナスの電圧を印加する際に、正孔の誘起を効果的に行うことができる。このため、白点の抑制及び残像抑制をより効果的に行うことができる。
しかし、正孔蓄積領域３３を設けることにより、ＰＤ領域３４の表面の暗電流を抑制することができる。さらに、ゲート電極２３がＯＦＦの場合にマイナスの電圧を印加する際に、正孔の誘起を効果的に行うことができる。このため、白点の抑制及び残像抑制をより効果的に行うことができる。
３．第１の実施の形態の半導体撮像素子の製造方法
次に、第１の実施の形態の半導体撮像素子の製造方法について説明する。
まず、第２導電型、例えばｎ型のシリコンからなる半導体基体３０上に、例えばボロン（Ｂ）イオンを導入し、約１０００℃でのアニールすることにより、第１導電型、例えばｐ型の半導体領域（ｐ−ｗｅｌｌ）２１を形成する。
次に、第１の実施の形態の半導体撮像素子の製造方法について説明する。
まず、第２導電型、例えばｎ型のシリコンからなる半導体基体３０上に、例えばボロン（Ｂ）イオンを導入し、約１０００℃でのアニールすることにより、第１導電型、例えばｐ型の半導体領域（ｐ−ｗｅｌｌ）２１を形成する。
そして、第１導電型の半導体領域２１内に、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばリン（Ｐ）イオンを導入し、約１０００℃でアニールすることにより、第２導電型（ｎ＋）のフローティングディフュージョン（ＦＤ）領域３１と、第２導電型（ｎ＋）の電荷蓄積領域３２を形成する。
さらに、ＣＶＤを用いて、半導体基体３０上に、例えばＳｉＯ２等の絶縁層と、ゲート電極となるポリシリコン層を形成する。そして、フォトリソグラフィを用いて、絶縁層とポリシリコン層からゲート電極２３のパターンを形成する。
以上の工程により、図４に示すように、半導体基体３０に第１導電型の半導体領域２１、第２導電型のＦＤ領域３１及び電荷蓄積領域３２を形成し、さらに、半導体基体３０上にゲート電極２３を形成する。
次に、図５に示すように、ゲート電極２３の側面にサイドウォール２６を形成し、電荷蓄積領域３２に正孔蓄積領域３３を形成する。
サイドウォール２６の形成は、例えば、半導体基体３０及びゲート電極２３上に、減圧ＣＶＤ法によりＴＥＯＳ(Tetraethoxysilane)（ＬＰ−ＴＥＯＳ）層２４を２０ｎｍを形成する。さらに、ＬＰ−ＴＥＯＳ層２４上に、減圧ＣＶＤ法によりＳｉＮ（ＬＰ−ＳｉＮ）層２５を１００ｎｍ形成する。そして、ＣＦ４系のガスを用いて、ＬＰ−ＴＥＯＳ層２４とＬＰ−ＳｉＮ層２５のドライエッチングを行う。
そして、サイドウォール２６を形成した後、電荷蓄積領域３２に、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロンイオンを導入し、約１０００℃でアニールすることにより、第１導電型（ｐ＋）の正孔蓄積領域３３を形成する。
サイドウォール２６の形成は、例えば、半導体基体３０及びゲート電極２３上に、減圧ＣＶＤ法によりＴＥＯＳ(Tetraethoxysilane)（ＬＰ−ＴＥＯＳ）層２４を２０ｎｍを形成する。さらに、ＬＰ−ＴＥＯＳ層２４上に、減圧ＣＶＤ法によりＳｉＮ（ＬＰ−ＳｉＮ）層２５を１００ｎｍ形成する。そして、ＣＦ４系のガスを用いて、ＬＰ−ＴＥＯＳ層２４とＬＰ−ＳｉＮ層２５のドライエッチングを行う。
そして、サイドウォール２６を形成した後、電荷蓄積領域３２に、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロンイオンを導入し、約１０００℃でアニールすることにより、第１導電型（ｐ＋）の正孔蓄積領域３３を形成する。
次に、図６に示すように、ゲート電極２３、サイドウォール２６及び半導体基体３０上を覆う第１の絶縁層２７を形成する。
この第１の絶縁層２７は、半導体撮像素子の画素部に形成するサリサイドブロック膜を兼用することができる。
第１の絶縁層２７は、例えば、減圧ＣＶＤ法を用いてＬＰ−ＴＥＯＳ層１０ｎｍとＬＰ−ＳｉＮ層１０ｎｍとを積層して形成する。
この第１の絶縁層２７は、半導体撮像素子の画素部に形成するサリサイドブロック膜を兼用することができる。
第１の絶縁層２７は、例えば、減圧ＣＶＤ法を用いてＬＰ−ＴＥＯＳ層１０ｎｍとＬＰ−ＳｉＮ層１０ｎｍとを積層して形成する。
半導体撮像素子の画素部以外の部分の図示しない周辺トランジスタ領域等は、抵抗低減のためにシリコンをサリサイド化する必要がある。このため、サリサイド化する周辺トランジスタ領域等は、例えばＣＦ４系のガスを用いたドライエッチングにより、第１の絶縁層２７を除去する。そして、サリサイド化する周辺トランジスタ領域等に、例えばスパッタ等により、Ｃｏ層を形成した後、アニール等によってＣｏシリサイドを形成する。
このとき、画素部などに第１の絶縁層２７を形成することにより、サリサイド化を防ぐ。
なお、第１の絶縁層２７をサリサイドブロック膜として使用せず、別の工程において第１の絶縁層２７以外とは異なるサリサイドブロック膜を形成することも可能である。
第１の絶縁層２７をサリサイドブロック膜として使用することにより、半導体撮像素子の製造工程数の増加を抑制することができる。
このとき、画素部などに第１の絶縁層２７を形成することにより、サリサイド化を防ぐ。
なお、第１の絶縁層２７をサリサイドブロック膜として使用せず、別の工程において第１の絶縁層２７以外とは異なるサリサイドブロック膜を形成することも可能である。
第１の絶縁層２７をサリサイドブロック膜として使用することにより、半導体撮像素子の製造工程数の増加を抑制することができる。
次に、図７に示すように、ゲート電極２３上から、電荷蓄積領域３２及び正孔蓄積領域３３上までの第１の絶縁層２７を覆う導電体層２９を形成する。
導電体層２９は、可視光に対して透過率の高い材料を用いて、例えば、２０ｎｍに形成する。可視光に対して透過率の高い材料としては、例えば、従来から半導体装置に透明電極として使用されているＩＴＯ（Ｉｎ２Ｏ３）やＰＤＡＳ（Ｐ doped amorphous Ｓｉ）を使用することができる。
また、導電体層２９としては、光の透過性を考慮した３ｎｍ以下の金属薄膜を用いることもできる。金属薄膜としては、例えば、Ｉｒ，Ｒｅ，Ｎｉ，Ｐｄ，Ｃｏ，Ｒｕ，Ｒｈ，Ｏｓ，Ａｕ等の金属、及び、これらの金属の合金を使用することができる。
また、導電体層２９は、形成後にフォトリソグラフィによるパターン形成とドライエッチングにて、上述の図２Ａ，Ｂに示した構成のように、ゲート電極２３上から電荷蓄積領域３２上までの部分以外を除去する。
導電体層２９は、可視光に対して透過率の高い材料を用いて、例えば、２０ｎｍに形成する。可視光に対して透過率の高い材料としては、例えば、従来から半導体装置に透明電極として使用されているＩＴＯ（Ｉｎ２Ｏ３）やＰＤＡＳ（Ｐ doped amorphous Ｓｉ）を使用することができる。
また、導電体層２９としては、光の透過性を考慮した３ｎｍ以下の金属薄膜を用いることもできる。金属薄膜としては、例えば、Ｉｒ，Ｒｅ，Ｎｉ，Ｐｄ，Ｃｏ，Ｒｕ，Ｒｈ，Ｏｓ，Ａｕ等の金属、及び、これらの金属の合金を使用することができる。
また、導電体層２９は、形成後にフォトリソグラフィによるパターン形成とドライエッチングにて、上述の図２Ａ，Ｂに示した構成のように、ゲート電極２３上から電荷蓄積領域３２上までの部分以外を除去する。
次に、図８に示すように、半導体基体３０上に層間絶縁層３５と、コンタクトプラグ（ＣＳ）２８を形成する。
層間絶縁層３５としては、例えば、半導体基体３０上にゲート電極２３等を覆ってＮＳＧ（Non-Doped Silicate Glass）層を５００ｎｍ形成した後、ＮＳＧ層をＣＭＰ等により平坦化することで形成する。
そして、層間絶縁層３５を形成した後、コンタクトプラグ（ＣＳ）２８を形成する。この際、ゲート電極２３と接続するＣＳ２８と、ゲート電極２３上に形成されている導電体層２９とを接続する。ＣＳ２８と導電体層２９とを接続することにより、ゲート電極２３と導電体層２９とが電気的に接続され、同電位となる。
層間絶縁層３５としては、例えば、半導体基体３０上にゲート電極２３等を覆ってＮＳＧ（Non-Doped Silicate Glass）層を５００ｎｍ形成した後、ＮＳＧ層をＣＭＰ等により平坦化することで形成する。
そして、層間絶縁層３５を形成した後、コンタクトプラグ（ＣＳ）２８を形成する。この際、ゲート電極２３と接続するＣＳ２８と、ゲート電極２３上に形成されている導電体層２９とを接続する。ＣＳ２８と導電体層２９とを接続することにより、ゲート電極２３と導電体層２９とが電気的に接続され、同電位となる。
以上の工程により、第１の実施の形態の半導体撮像素子を製造することができる。
上述の製造方法では、第１の絶縁層２７により、バッファ層とサリサイドブロック層を兼ねることができる。このため、従来の導電体層２９を形成しない半導体撮像素子に比べて、導電体層２９の形成、導電体層２９のフォトリソグラフィ及びパターニング、導電体層２９のドライエッチング、及び、後処理の４工程の増加のみで、上述の半導体撮像素子を製造することができる。このため、工程数の増加を抑え、少ない工程数で白点を抑制することが可能な半導体撮像素子を製造することができる。
上述の製造方法では、第１の絶縁層２７により、バッファ層とサリサイドブロック層を兼ねることができる。このため、従来の導電体層２９を形成しない半導体撮像素子に比べて、導電体層２９の形成、導電体層２９のフォトリソグラフィ及びパターニング、導電体層２９のドライエッチング、及び、後処理の４工程の増加のみで、上述の半導体撮像素子を製造することができる。このため、工程数の増加を抑え、少ない工程数で白点を抑制することが可能な半導体撮像素子を製造することができる。
そして、ゲート電極２３と同期する導電体層２９を、第１の絶縁層２７を介して正孔蓄積領域３３及び電荷蓄積領域３２からなるＰＤ領域３４上に形成することにより、ゲート電極２３がＯＦＦの場合にゲート電極にマイナスの電圧、例えば−１．６Ｖを印加することにより、フォトダイオード領域の表面に正孔を誘起することができる。このため、フォトダイオード領域と絶縁物の界面で発生する暗電流の発生を抑制することができ、白点を抑制することができる。
また、ゲート電極がＯＮの場合にゲート電極にプラスの電圧、例えば３．２Ｖを印加することにより、フォトダイオード領域の表面に電子を励起することができる。このため、正孔蓄積領域３３の正孔蓄積が弱まるため、読み出し効率が上がり残像抑制効果が得られる。
また、ゲート電極がＯＮの場合にゲート電極にプラスの電圧、例えば３．２Ｖを印加することにより、フォトダイオード領域の表面に電子を励起することができる。このため、正孔蓄積領域３３の正孔蓄積が弱まるため、読み出し効率が上がり残像抑制効果が得られる。
また、上述の構成の半導体撮像素子の製造方法では、白点を抑制するための構成として、コンタクトプラグによりゲート電極と電気的に接続する導電体層を、絶縁層を介してフォトダイオード領域上に形成する。この導電体層の形成は、来から半導体装置の製造に用いられている導電体、及び、半導体製造プロセスを用いて構成することができるため、安定して形成することが可能である。
４．半導体撮像素子の第２の実施の形態
次に、本発明の半導体撮像素子の第２の実施の形態について説明する。なお、以下の説明において、図２及び図３に示した半導体撮像素子の第１の実施の形態と同じ構成には、同一の符号を付して詳細な説明を省略する。
次に、本発明の半導体撮像素子の第２の実施の形態について説明する。なお、以下の説明において、図２及び図３に示した半導体撮像素子の第１の実施の形態と同じ構成には、同一の符号を付して詳細な説明を省略する。
図９Ａ及び図１０に、本発明の第２実施の形態に係る半導体撮像素子を示す。図９Ａ及び図１０では、第２の実施の形態に係る半導体撮像素子に形成される画素領域及び周辺回路領域から、例として画素領域に形成される１つの転送トランジスタを用いて説明する。また、図９Ａでは、図１に示した構成の半導体基体１１、例えばシリコン基板に形成した画素部１３の要部を示した平面図である。そして、図１０では、各画素に形成される転送トランジスタの断面図を示す。
なお、半導体撮像素子には、画素領域及び周辺回路領域において、転送トランジスタ以外に複数のトランジスタが形成され、それぞれ必要に応じて２個又は３個以上のトランジスタが形成されている。
なお、半導体撮像素子には、画素領域及び周辺回路領域において、転送トランジスタ以外に複数のトランジスタが形成され、それぞれ必要に応じて２個又は３個以上のトランジスタが形成されている。
図９Ａに示すように転送トランジスタには、転送ゲートとなるゲート電極２３の周囲にサイドウォール３６が形成されている。そして、このゲート電極２３を挟んで対向する位置に、フォトダイオード（ＰＤ）領域３４とフローティングディフュージョン（ＦＤ）領域３１とが形成されている。
図９Ａに示す第２の実施の形態の半導体撮像素子と、図２に示した第１の実施の形態の半導体撮像素子とは、サイドウォール３６の構成が異なる。
第１の実施の形態では、ゲート電極の周囲を囲んでサイドウォールが形成されているのに対し、第２の実施の形態では、ゲート電極２３のＰＤ領域３４と接する側において、ＰＤ領域３４上のサイドウォール３６の一部が除去された構成である。
このような構成とすることにより、ＰＤ領域３４の面積を大きくすることができ、半導体撮像素子の光感度を向上させることができる。
図９Ａに示す第２の実施の形態の半導体撮像素子と、図２に示した第１の実施の形態の半導体撮像素子とは、サイドウォール３６の構成が異なる。
第１の実施の形態では、ゲート電極の周囲を囲んでサイドウォールが形成されているのに対し、第２の実施の形態では、ゲート電極２３のＰＤ領域３４と接する側において、ＰＤ領域３４上のサイドウォール３６の一部が除去された構成である。
このような構成とすることにより、ＰＤ領域３４の面積を大きくすることができ、半導体撮像素子の光感度を向上させることができる。
また、第２の実施の形態の半導体撮像素子では、ＰＤ領域３４の面積をより大きくするために、図９Ｂに示すように、ゲート電極２３のＰＤ領域３４と接する側のサイドウォール３６をすべて除去し、ＰＤ領域３４上にサイドウォール３６を形成していない構成とすることもできる。
この場合には、ＰＤ領域３４上のサイドウォール３６がすべて除去されている構成のため、ＰＤ領域３４の面積をより大きくすることができ、半導体撮像素子の光感度をさらに向上させることができる。
この場合には、ＰＤ領域３４上のサイドウォール３６がすべて除去されている構成のため、ＰＤ領域３４の面積をより大きくすることができ、半導体撮像素子の光感度をさらに向上させることができる。
また、図１０に示すように、この転送トランジスタには、第２導電型、例えばｎ型の半導体基体３０に形成された第１導電型、例えばｐ型の半導体領域（ｐ−ｗｅｌｌ）２１が形成されている。そして、第１導電型の半導体領域２１上に、ゲート絶縁層２２を介して、転送ゲートとなるポリシリコン等によるゲート電極２３が形成されている。
また、ゲート電極２３を挟んで対向する位置の第１導電型の半導体領域２１に、フローティングディフュージョン（ＦＤ）領域３１と、フォトダイオード（ＰＤ）領域３４が形成されている。
また、ゲート電極２３を挟んで対向する位置の第１導電型の半導体領域２１に、フローティングディフュージョン（ＦＤ）領域３１と、フォトダイオード（ＰＤ）領域３４が形成されている。
そして、ゲート電極２３の側面には、サイドウォール３６がＰＤ領域３４の上部を除いて形成されている。サイドウォール３６は、ゲート電極２３の側面に形成されている第２の絶縁層３７と、第２の絶縁層３７を介して形成される第３の絶縁層３８とからなる。
また、ＰＤ領域３４は、電荷蓄積領域３２と、ゲート電極２３が形成された部分を除いて電荷蓄積領域３２の表面に形成された正孔蓄積領域３９とから構成される。
また、ＰＤ領域３４は、電荷蓄積領域３２と、ゲート電極が形成された部分を除いて電荷蓄積領域３２の表面に形成された正孔蓄積領域３３とから構成される。なお、正孔蓄積領域３３は、例えば、熱拡散による導入された不純物の領域の拡散等により、ゲート電極２３の下部に延在させた構成とすることができる。
また、ＰＤ領域３４は、電荷蓄積領域３２と、ゲート電極が形成された部分を除いて電荷蓄積領域３２の表面に形成された正孔蓄積領域３３とから構成される。なお、正孔蓄積領域３３は、例えば、熱拡散による導入された不純物の領域の拡散等により、ゲート電極２３の下部に延在させた構成とすることができる。
このように、第２の実施の形態の半導体撮像素子では、第１の実施の形態の半導体撮像素子に比べ、電荷蓄積領域３２の表面に形成される正孔蓄積領域３９の面積が大きくなっている。この構成によれば、正孔蓄積領域３９を形成することにより、電荷蓄積領域３２の表面から発生する暗電流を抑制することができる。そして、正孔蓄積領域３９が形成される面積を大きくすることにより、電荷蓄積領域３２の表面をより広く覆うことができる。このため、ＰＤ領域３４と第１の絶縁層４１との界面で発生する暗電流の発生を、さらに抑制することができ、白点の発生を抑制することが可能な半導体撮像装置を構成することができる。
また、この転送トランジスタでは、ゲート電極２３、サイドウォール２６及び半導体基体３０上を覆う、第１の絶縁層４１が形成されている。さらに、ゲート電極２３上から、ＰＤ領域３４上の第１の絶縁層２７までを覆う導電体層４２が形成されている。
そして、ＰＤ領域３４上にはサイドウォール３６が形成されていないため、ゲート電極２３のＰＤ領域３４側において第１の絶縁層４１は、ゲート電極２３の側面に接触した状態で形成される。そして、第１の絶縁層４１上に導電体層４２が形成されているため、導電体層４２は、ＰＤ領域３４の表面に形成される正孔蓄積領域３９上を、第１の絶縁層４１を挟んで覆うように形成される。
さらに、ゲート電極２３と電気的に接続するコンタクトプラグ（ＣＳ）２８が、形成され、このＣＳ２８により、ゲート電極２３と導電体層２９とが電気的に接続される。
そして、ＰＤ領域３４上にはサイドウォール３６が形成されていないため、ゲート電極２３のＰＤ領域３４側において第１の絶縁層４１は、ゲート電極２３の側面に接触した状態で形成される。そして、第１の絶縁層４１上に導電体層４２が形成されているため、導電体層４２は、ＰＤ領域３４の表面に形成される正孔蓄積領域３９上を、第１の絶縁層４１を挟んで覆うように形成される。
さらに、ゲート電極２３と電気的に接続するコンタクトプラグ（ＣＳ）２８が、形成され、このＣＳ２８により、ゲート電極２３と導電体層２９とが電気的に接続される。
上述の第２の実施の形態の半導体撮像素子の構成では、第１の実施の形態の半導体撮像素子の構成と同様に、第１の絶縁層４１は、この第１の絶縁層４１上に形成する導電体層４２と、ＰＤ領域３４に形成される正孔蓄積領域３９とに対するバッファ層となる。
また、第１の絶縁層４１は、半導体撮像素子上に形成するサリサイドブロック膜として作用させることが可能である。
また、上述の第２の実施の形態の半導体撮像素子の構成によれば、ＰＤ領域３４上にバッファ層となる第１の絶縁層４１を介して、ゲート電極２３と電気的に接続された導電体層４２が、正孔蓄積領域３９上に形成されている。このため、第１の実施の形態の半導体撮像素子と同様に、ゲート電極２３がＯＦＦの場合に正孔蓄積領域３９に、正孔を誘起することができる。このため、正孔蓄積領域３９の正孔蓄積が強化され、ＰＤ領域３４と第１の絶縁物４１の界面で発生する暗電流の発生を抑制し、半導体撮像素子の白点を抑制することができる。
また、ゲート電極２３がＯＮの場合に第１の絶縁層４１の下に電子が励起され、正孔蓄積領域３９の正孔蓄積が弱まるため、読み出し効率が上がり残像抑制効果が得られる。
また、第１の絶縁層４１は、半導体撮像素子上に形成するサリサイドブロック膜として作用させることが可能である。
また、上述の第２の実施の形態の半導体撮像素子の構成によれば、ＰＤ領域３４上にバッファ層となる第１の絶縁層４１を介して、ゲート電極２３と電気的に接続された導電体層４２が、正孔蓄積領域３９上に形成されている。このため、第１の実施の形態の半導体撮像素子と同様に、ゲート電極２３がＯＦＦの場合に正孔蓄積領域３９に、正孔を誘起することができる。このため、正孔蓄積領域３９の正孔蓄積が強化され、ＰＤ領域３４と第１の絶縁物４１の界面で発生する暗電流の発生を抑制し、半導体撮像素子の白点を抑制することができる。
また、ゲート電極２３がＯＮの場合に第１の絶縁層４１の下に電子が励起され、正孔蓄積領域３９の正孔蓄積が弱まるため、読み出し効率が上がり残像抑制効果が得られる。
なお、上述の転送トランジスタにおいて、ＰＤ領域３４には、正孔蓄積領域３９が形成されていない場合にも、導電体層４２によるＰＤ領域内の正孔の誘起及び電子の励起を行うことができ、白点の抑制及び残像抑制効果を得ることができる。
しかし、正孔蓄積領域３９を設けることにより、ＰＤ領域３４の表面の暗電流を抑制することができる。さらに、ゲート電極２３がＯＦＦの場合にマイナスの電圧を印加する際に、正孔の誘起を効果的に行うことができる。このため、白点の抑制及び残像抑制をより効果的に行うことができる。
また、第２の実施の形態の半導体撮像素子では、正孔蓄積領域３９をゲート電極２３の下部まで延在させることにより、第１の実施の形態の半導体撮像素子よりも正孔蓄積領域も広くしている。しかし、第１の実施の形態の半導体撮像素子と同じ面積の正孔蓄積領域を形成しても、白点の抑制及び残像抑制効果を得ることができる。
しかし、正孔蓄積領域３９を設けることにより、ＰＤ領域３４の表面の暗電流を抑制することができる。さらに、ゲート電極２３がＯＦＦの場合にマイナスの電圧を印加する際に、正孔の誘起を効果的に行うことができる。このため、白点の抑制及び残像抑制をより効果的に行うことができる。
また、第２の実施の形態の半導体撮像素子では、正孔蓄積領域３９をゲート電極２３の下部まで延在させることにより、第１の実施の形態の半導体撮像素子よりも正孔蓄積領域も広くしている。しかし、第１の実施の形態の半導体撮像素子と同じ面積の正孔蓄積領域を形成しても、白点の抑制及び残像抑制効果を得ることができる。
５．第２の実施の形態の半導体撮像素子の製造方法
次に、第２の実施の形態の半導体撮像素子の製造方法について説明する。
なお、第２の実施の形態の半導体撮像素子の製造方法において、第１導電型の半導体領域２１、ＦＤ領域３１、電荷蓄積領域３２、ゲート絶縁層２２、及び、ゲート電極２３を形成する工程は、図４を用いて説明した第１の実施の形態と同じ工程であるため、説明を省略する。
次に、第２の実施の形態の半導体撮像素子の製造方法について説明する。
なお、第２の実施の形態の半導体撮像素子の製造方法において、第１導電型の半導体領域２１、ＦＤ領域３１、電荷蓄積領域３２、ゲート絶縁層２２、及び、ゲート電極２３を形成する工程は、図４を用いて説明した第１の実施の形態と同じ工程であるため、説明を省略する。
まず、図１１に示すように、ゲート電極２３の側面にサイドウォール３６を形成し、電荷蓄積領域３２の表面に正孔蓄積領域３９を形成する。
サイドウォール３６は、図５を用いて説明した第１の実施の形態と同じ工程により、ゲート電極２３の周囲を囲むサイドウォールを形成した後、電荷蓄積領域３２上のサイドウォールを除去して形成する。
そして、サイドウォール３６を形成した後、電荷蓄積領域３２に、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロンイオンを導入し、約１０００℃でアニールすることにより、第１導電型（ｐ＋）の正孔蓄積領域３９を形成する。このとき、電荷蓄積領域３２上のサイドウォール３６が形成されてないため、電荷蓄積領域３２のゲート電極２３の真下付近まで不純物を導入することができ、熱拡散によりゲート電極２３の下部まで延在させることができる。
サイドウォール３６は、図５を用いて説明した第１の実施の形態と同じ工程により、ゲート電極２３の周囲を囲むサイドウォールを形成した後、電荷蓄積領域３２上のサイドウォールを除去して形成する。
そして、サイドウォール３６を形成した後、電荷蓄積領域３２に、第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロンイオンを導入し、約１０００℃でアニールすることにより、第１導電型（ｐ＋）の正孔蓄積領域３９を形成する。このとき、電荷蓄積領域３２上のサイドウォール３６が形成されてないため、電荷蓄積領域３２のゲート電極２３の真下付近まで不純物を導入することができ、熱拡散によりゲート電極２３の下部まで延在させることができる。
そして、図６及び図７を用いて説明した第１の実施の形態と同様に、第１の絶縁層４１、及び、導電体層４２を形成する。このときにも、ＰＤ領域３４上にサイドウォール３６が形成されていないため、ゲート電極２３のＰＤ領域３４側において、第１の絶縁層４１をゲート電極２３の側面に接触するように形成する。そして、第１の絶縁層４１上に導電体層４２を形成することにより、導電体層４２をＰＤ領域３４の表面に形成される正孔蓄積領域３９上を、第１の絶縁層４１を挟んで覆うように形成する。
さらに、第１の絶縁層４１及び導電体層４２を形成した後、図８を用いて説明した第１の実施の形態と同様に、コンタクトプラグ２８を形成することにより、図１０に示した構成の半導体撮像素子を製造することができる。
さらに、第１の絶縁層４１及び導電体層４２を形成した後、図８を用いて説明した第１の実施の形態と同様に、コンタクトプラグ２８を形成することにより、図１０に示した構成の半導体撮像素子を製造することができる。
また、図１１に示した構成のサイドウォール３６は、上記と異なる方法で形成することもできる。
例えば、まず、第１の実施の形態と同様に、半導体基体３０に、第１導電型の半導体領域２１、ＦＤ領域３１、電荷蓄積領域３２、ゲート絶縁層２２、及び、ゲート電極２３を形成する。
そして、図１２に示すように、電荷蓄積領域３２に正孔蓄積領域３９を形成した後、半導体基体３０及びゲート電極２３上に、第１の酸化物層４３、窒化物層４４、及び、第２の酸化物層４５をこの順に積層し、さらに、第２の酸化物層４５上にレジスト層４６を形成する。
例えば、まず、第１の実施の形態と同様に、半導体基体３０に、第１導電型の半導体領域２１、ＦＤ領域３１、電荷蓄積領域３２、ゲート絶縁層２２、及び、ゲート電極２３を形成する。
そして、図１２に示すように、電荷蓄積領域３２に正孔蓄積領域３９を形成した後、半導体基体３０及びゲート電極２３上に、第１の酸化物層４３、窒化物層４４、及び、第２の酸化物層４５をこの順に積層し、さらに、第２の酸化物層４５上にレジスト層４６を形成する。
正孔蓄積領域３９は、電荷蓄積領域３２に第１導電型の半導体領域２１よりも高い濃度で不純物、例えばボロンイオンを導入し、約１０００℃でアニールすることにより、第１導電型（ｐ＋）の半導体領域を形成する。
また、第１の酸化物層４３は、例えば、減圧ＣＶＤ法によりＴＥＯＳ（ＬＰ−ＴＥＯＳ）層４０ｎｍを形成する。
窒化物層４４は、ＬＰ−ＴＥＯＳ層上に、減圧ＣＶＤ法によりＳｉＮ（ＬＰ−ＳｉＮ）層を６０ｎｍ形成する。
第２の酸化物層４５は、減圧ＣＶＤ法によりＴＥＯＳ（ＬＰ−ＴＥＯＳ）層１０ｎｍを形成する。
さらに、第２の酸化物層４５上に、ＰＤ領域３４を開口するパターンのレジスト層４６を形成する。
また、第１の酸化物層４３は、例えば、減圧ＣＶＤ法によりＴＥＯＳ（ＬＰ−ＴＥＯＳ）層４０ｎｍを形成する。
窒化物層４４は、ＬＰ−ＴＥＯＳ層上に、減圧ＣＶＤ法によりＳｉＮ（ＬＰ−ＳｉＮ）層を６０ｎｍ形成する。
第２の酸化物層４５は、減圧ＣＶＤ法によりＴＥＯＳ（ＬＰ−ＴＥＯＳ）層１０ｎｍを形成する。
さらに、第２の酸化物層４５上に、ＰＤ領域３４を開口するパターンのレジスト層４６を形成する。
次に、図１３に示すように、レジスト層４６のパターンに従って上層の第２の酸化物層４５を、例えばＣＦ４系のガスを用いて、ドライエッチングにより除去する。さらに、レジスト層４６をドライエッチングにより剥離する。
次に、図１４に示すように、ＨＯＴリン酸を用いたウェットエッチングを行い、第２の酸化物層４５から露出する窒化物層４４を除去する。このとき、ゲート電極２３上において、第２の酸化物層４５の端部より内側の窒化物層が、ＨＯＴリン酸が潜り込むことにより浸食される。このため、第２の酸化物層４５の端部よりも内側まで窒化物層４４がエッチングされる。
次に、図１５に示すように、希フッ酸（ＤＨＦ）を用いたウェットエッチングにより、第２の酸化物層４５を除去する。このとき、窒化物層４４から露出する下層の第１の酸化物層４３も、上層の第２の酸化物層４５と同程度の厚さ、例えば１０ｎｍがウェットエッチングにより除去される。また、窒化物層４４端部の下に希フッ酸が潜りこむことにより、窒化物層４４から露出していない、窒化物層４４端部の下方の第１の酸化物層４３が、第２の酸化物層４５と同程度の厚さ、例えば１０ｎｍ程度エッチングにより除去される。
次に、窒化物層４４を、ドライエッチング等の異方性エッチングを用いてエッチングをすることにより、図１６に示すように、サイドウォール３６を構成する絶縁層３８を形成することができる。このとき、窒化物層４４のエッチングは、第１の酸化物層４３とのエッチング選択比が大きい、例えばＣＨ２Ｆ２ガス等を用いることにより、窒化物層４４を選択的にエッチングすることができる。
そして、下層の第１の酸化物層４３を、希フッ酸（ＤＨＦ）を用いたウェットエッチングにより除去し、図１１に示したサイドウォール３６を形成することができる。
そして、図６及び図７を用いて説明した第１の実施の形態と同様に、第１の絶縁層４１、及び、導電体層４２を形成する。このとき、ゲート電極２３のＰＤ領域３４と接する側のサイドウォールが除去された構成であるため、ゲート電極２３のＰＤ領域３４側において第１の絶縁層４１は、ゲート電極２３の側面に接触した状態で形成される。
さらに、第１の絶縁層４１及び導電体層４２を形成した後、図８を用いて説明した第１の実施の形態と同様に、コンタクトプラグ２８を形成することにより、図１０に示した構成の半導体撮像素子を製造することができる。
そして、図６及び図７を用いて説明した第１の実施の形態と同様に、第１の絶縁層４１、及び、導電体層４２を形成する。このとき、ゲート電極２３のＰＤ領域３４と接する側のサイドウォールが除去された構成であるため、ゲート電極２３のＰＤ領域３４側において第１の絶縁層４１は、ゲート電極２３の側面に接触した状態で形成される。
さらに、第１の絶縁層４１及び導電体層４２を形成した後、図８を用いて説明した第１の実施の形態と同様に、コンタクトプラグ２８を形成することにより、図１０に示した構成の半導体撮像素子を製造することができる。
６．半導体撮像素子を有する電子機器の実施の形態
本発明に係る半導体撮像素子は、半導体撮像素子を備えたカメラ、カメラ付き携帯機器、半導体撮像素子を備えたその他の機器、等の電子機器に適用することができる。
図１７に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ５０は、光学系（光学レンズ）５１と、半導体撮像素子５２と、信号処理回路５３とを備える。半導体撮像素子５２は、上述した各実施の形態のいずれか１つの半導体撮像素子が適用される。光学系５１は、被写体からの像光（入射光）を半導体撮像素子５２の撮像面上に結像させる。これにより、半導体撮像素子５２の光電変換素子において一定期間信号電荷が蓄積される。信号処理回路５３は、半導体撮像素子５２の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ５０は、光学系５１、半導体撮像素子５２、信号処理回路５３がモジュール化したカメラモジュールの形態を含む。
本発明に係る半導体撮像素子は、半導体撮像素子を備えたカメラ、カメラ付き携帯機器、半導体撮像素子を備えたその他の機器、等の電子機器に適用することができる。
図１７に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ５０は、光学系（光学レンズ）５１と、半導体撮像素子５２と、信号処理回路５３とを備える。半導体撮像素子５２は、上述した各実施の形態のいずれか１つの半導体撮像素子が適用される。光学系５１は、被写体からの像光（入射光）を半導体撮像素子５２の撮像面上に結像させる。これにより、半導体撮像素子５２の光電変換素子において一定期間信号電荷が蓄積される。信号処理回路５３は、半導体撮像素子５２の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ５０は、光学系５１、半導体撮像素子５２、信号処理回路５３がモジュール化したカメラモジュールの形態を含む。
本発明は、図１７のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器などを構成することができる。
さらに、図１７の構成は、光学系５１、半導体撮像素子５２、信号処理回路５３がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
本実施の形態に係る電子機器によれば、半導体撮像素子における画素特性が優れており、高画質が得られ、高性能の電子機器を提供することができる。
さらに、図１７の構成は、光学系５１、半導体撮像素子５２、信号処理回路５３がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
本実施の形態に係る電子機器によれば、半導体撮像素子における画素特性が優れており、高画質が得られ、高性能の電子機器を提供することができる。
なお、上述の半導体撮像素子では、第２導電型、例えばｎ型の半導体基体に形成した第１導電型、例えばｐ型の半導体領域に、第２導電型のＦＤ領域と、第２導電型及び第１導電型のＰＤ領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１０，５２ 半導体撮像素子、１１，３０ 半導体基体、１２ 画素、１３ 画素部、１４ 垂直駆動回路、１５ カラム信号処理回路、１６ 水平駆動回路、１７ 出力回路、１８ 制御回路、１９ 垂直信号線、２０ 水平信号線、２１ 第１導電型の半導体領域、２２ ゲート絶縁層、２３ ゲート電極、２４，３７ 第２の絶縁層、２５，３８ 第３の絶縁層、２６，３６ サイドウォール、２７，４１ 第１の絶縁層、２８ コンタクトプラグ（ＣＳ）、２９，４２ 導電体層、３１ フローティングディフュージョン（ＦＤ）領域、３２ 電荷蓄積領域、３３，３９ 正孔蓄積領域、３４ フォトダイオード（ＰＤ）領域、３５ 層間絶縁層、４３ 第１の酸化物層、４４ 窒化物層、４５ 第２の酸化物層、４６ レジスト層、５０ カメラ、５１ 光学系、５３ 信号処理回路
Claims (9)
- 半導体基体に形成された第１導電型の半導体領域と
前記半導体基体上に形成された転送ゲートと、
前記第１導電型の半導体領域に形成されたフォトダイオード領域、及び、第２導電型のフローティングディフュージョン領域と、
前記転送ゲート及び前記フォトダイオード領域上を覆う絶縁層と、
前記絶縁層を貫通して前記転送ゲートに接続するコンタクトプラグと、
前記コンタクトプラグに接続され、前記ゲート電極から前記フォトダイオード領域までの前記絶縁層を覆う導電体層と
を備える半導体撮像素子。 - 前記フォトダイオード領域に、信号電荷を蓄積する第２導電型の電荷蓄積領域と、前記電荷蓄積領域の表面に形成されている第１導電型の正孔蓄積領域とを備える請求項１記載の半導体撮像素子。
- 前記絶縁層が、前記フォトダイオード領域のサリサイドブロック膜である請求項１記載の半導体撮像素子。
- 前記転送ゲートは、前記フォトダイオード領域側を除いてサイドウォールを備え、前記絶縁層と前記転送ゲートが、前記フォトダイオード領域側の側面に接触している請求項１記載の半導体撮像素子。
- 半導体基体に、第１導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域に、フォトダイオード領域、及び、第２導電型のフローティングディフュージョン領域を形成する工程と、
前記前記第１導電型の半導体領域上に、転送ゲートを形成する工程と、
前記転送ゲートにサイドウォールを形成する工程と、
前記転送ゲート及び前記フォトダイオード領域上を覆う絶縁層を形成する工程と、
前記絶縁層上に、前記ゲート電極から前記フォトダイオード領域までの前記絶縁層を覆う導電体層を形成する工程と、
前記転送ゲートと前記導電体層とを電気的に接続するコンタクトプラグを形成する工程と
を備える半導体撮像素子の製造方法。 - 前記フォトダイオード領域を形成する工程が、前記第１導電型の半導体領域に信号電荷を蓄積する第２導電型の電荷蓄積領域を形成する工程と、前記電荷蓄積領域の表面に第１導電型の正孔蓄積領域を形成する工程とからなる請求項５に記載の半導体撮像素子の製造方法。
- 前記フォトダイオード領域上において、少なくとも一部のサイドウォールを除去する工程を備える請求項５記載の半導体撮像素子の製造方法。
- 前記転送ゲートにサイドウォールを形成する工程が、第１の酸化物層、窒化物層、及び、第２の酸化物層からなる積層構造を形成する工程からなり、前記フォトダイオード領域上のサイドウォールを除去する工程が、前記フォトダイオード領域上の前記第２の酸化物層を除去する工程と、前記窒化物層を異方性エッチングにより除去する工程と、前記第２の酸化物層を除去する工程とからなる請求項７記載の半導体撮像素子の製造方法。
- 半導体基体に形成された第１導電型の半導体領域と
前記半導体基体上に形成された転送ゲートと、
前記第１導電型の半導体領域に形成されたフォトダイオード領域、及び、第２導電型のフローティングディフュージョン領域と、
前記転送ゲート及び前記フォトダイオード領域上を覆う絶縁層と、
前記絶縁層を貫通して前記転送ゲートに接続するコンタクトプラグと、
前記コンタクトプラグに接続され、前記ゲート電極から前記フォトダイオード領域までの前記絶縁層を覆う導電体層と、を備える半導体撮像素子と、
前記半導体撮像素子の撮像部に入射光を導く光学系と、
前記半導体撮像素子の出力信号を処理する信号処理回路と
を有する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008218806A JP2010056245A (ja) | 2008-08-27 | 2008-08-27 | 半導体撮像素子及びその製造方法、電子機器 |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
| JP2010056245A true JP2010056245A (ja) | 2010-03-11 |
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ID=42071860
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| JP2008218806A Pending JP2010056245A (ja) | 2008-08-27 | 2008-08-27 | 半導体撮像素子及びその製造方法、電子機器 |
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|---|---|
| JP (1) | JP2010056245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803204B1 (en) | 2013-02-04 | 2014-08-12 | Kabushiki Kaisha Toshiba | Manufacturing method of solid-state image pickup device and solid-state image pickup device |
| CN111584527A (zh) * | 2019-02-15 | 2020-08-25 | 台湾积体电路制造股份有限公司 | 图像传感器、像素传感器与其形成方法 |
-
2008
- 2008-08-27 JP JP2008218806A patent/JP2010056245A/ja active Pending
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| KR101476035B1 (ko) * | 2013-02-04 | 2014-12-23 | 가부시끼가이샤 도시바 | 고체 촬상 장치의 제조 방법 및 고체 촬상 장치 |
| US9237283B2 (en) | 2013-02-04 | 2016-01-12 | Kabushiki Kaisha Toshiba | Solid-state image pickup device |
| CN111584527A (zh) * | 2019-02-15 | 2020-08-25 | 台湾积体电路制造股份有限公司 | 图像传感器、像素传感器与其形成方法 |
| CN111584527B (zh) * | 2019-02-15 | 2023-04-18 | 台湾积体电路制造股份有限公司 | 图像传感器、像素传感器与其形成方法 |
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