JP4935838B2 - 固体撮像素子及びその製造方法、電子機器 - Google Patents

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Description

本発明は、ＭＯＳ型の固体撮像素子及び固体撮像素子の製造方法、並びに固体撮像素子を用いた電子機器に係わる。
現在の固体撮像素子の一例として、表面照射型の構造を有するＣＭＯＳ固体撮像素子を図９に示す。図９に示す表面照射型固体撮像素子２０１は、光電変換部（フォトダイオード：ＰＤ）２２２よりも上層に信号処理部２２９および配線層２２３が形成されている。配線層２２３は、配線２２４及び絶縁層２２５が積層した構成である。さらに、配線層２２３上には、カラーフィルタ２２７、及び、オンチップレンズ２２８が形成されていて、オンチップレンズ２２８で集光した光を配線層２２３側から光電変換部２２２に入射させる構造である。
しかし、固体撮像素子の微細化が進むにつれ配線２２４の間隔が狭くなり、また、配線層２２３の多層化が進むにつれ、オンチップレンズ２２８と光電変換部２２２との距離が広がり、入射した斜め光Ｌのうち一部Ｌｘが光電変換部２２２に届きにくくなる。このため、シェーディングなどの受光特性を劣化させる現象が発生する。
受光特性の劣化を改善する構造として、図１０に示すような、裏面照射型固体撮像素子１０１が提案されている（例えば、特許文献１参照）。裏面照射型固体撮像素子１０１では、光電変換部１２２の下部に、信号処理部１２９、及び、配線１２４及び絶縁層１２５からなる配線層１２３が形成されている。また、光電変換部１２２上にカラーフィルタ１２７、オンチップレンズ１２８が配線位置されている。このように、光電変換部１２２と、カラーフィルタ１２７及びオンチップレンズ１２８との間に、配線層１２３が形成されていない構造を有する。この構造により、斜め光Ｌへの実効開口率１００％を達成でき、感度を大幅に高めることができるとともに、シェーディングの発生を抑えることができる。
ところで、通常の半導体基体は厚さが数百μｍと厚く、光を透過することができない。このため、上述の裏面照射型のＣＭＯＳ固体撮像素子では、光を基板裏面より照射するためにシリコン基板を例えば１０μｍ以下まで薄く加工する必要がある。この薄く加工する際に、シリコン層の厚さがばらつくと光の入射強度にばらつきが生じ、色むらとして不具合が生じる。
一方、シリコン層の厚さのばらつきを防ぐために、ＳＯＩ（Silicon On Insulator）基板を用いる方法が考えられている。この方法では、ＳＯＩ基板を用いてエッチングレートの速い機械研磨、その後のＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）処理、その後のウェットエッチングを行い、ＳｉＯ２層で加工を止めることにより、シリコン層の厚さのばらつきを抑えるようにしている。
しかし、通常の半導体基体に比べてＳＯＩ基板が高価であるため、ＳＯＩ基板を用いることによる固体撮像素子の製造コストの増大が問題となる。
そこで、固体撮像素子の製造において基板コストを低下させるために、ＳＯＩ基板を用いずに裏面照射型の固体撮像素子を製造する方法が提案されている。例えば、スクライブライン上や、複数の画素からなる画素部の一部若しくは周囲に、基板よりも硬度が大きい終端検出部を設けて裏面照射型の固体撮像素子を製造することが提案されている（例えば、特許文献２、特許文献３参照）。この方法では、ＣＭＰにより半導体基体を一面側から薄く加工する際に、終端検出部において化学機械研磨を自己整合的に終了させることができる。
特開平６−２８３７０２号公報 特開２００６−１２８３９２号公報 特開２００８−１８２１４２号公報
上述の終端検出部を用いる方法において、自己整合的にＣＭＰによる化学機械研磨を終了させるためには、終端検出部に充分に大きな面積が必要になる。
しかしながら、複数の画素からなる画素部の一部若しくは周囲に終端検出部を設ける場合、終端検出部の面積を大きくすると、画素部においてフォトダイオードを形成する領域及び画素を構成する複数のＭＯＳトランジスタを形成する領域が縮小してしまう。また、終端検出部の面積を小さくした場合には、ＣＭＰによる化学機械研磨を自己整合的に停止させることが困難になる。さらに、終端検出部を形成することにより、半導体基体表面に凹凸が発生してしまう。このため、層間絶縁層の平坦化が困難になる。
また、裏面照射型の固体撮像素子は、ＣＭＰ等により半導体基体が薄く削られる。このため、半導体基体よりも硬度の高い終端検出部をスクライブライン上や画素部の周囲に形成すると、固体撮像素子を個片化する際に半導体基体に割れ等が発生する。
上述のように、終端検出部を設けることにより、画素部における光電変換部やトランジスタを形成する領域が縮小し、さらに、層間絶縁層の凹凸や半導体基体の割れ等により製造歩留まりが低下してしまう。
上述した問題の解決のため、本発明においては、裏面照射型の固体撮像素子であって、画素部に充分な面積を確保でき、さらに、歩留まりの向上が可能な固体撮像素子及び固体撮像素子の製造方法を提供するものである。
本発明の固体撮像素子は、入射光量を電気信号に変換する光電変換部と複数の画素トランジスタとを有する複数の画素と、画素が形成された半導体基体の一方面側に配線層を備える。そして、配線層が形成されている面とは反対側より入射される光を光電変換部で受光する構造を有する。また、複数の画素からなる画素部の周囲に形成されているスクライブラインに、半導体基体の他方面側から行う化学機械研磨処理を自己整合的に終了するための、半導体基体よりも硬度が高い方形状の終端検出部が、半導体基体の一方面側から厚み方向に形成されている。方形状の終端検出部は、前記半導体基体のスクライブ方向と平行な辺を有する。

また、本発明の固体撮像素子の製造方法では、半導体基体のスクライブラインにおいて、半導体基体の一方面から厚み方向に、半導体基体よりも硬度が高く、半導体基体のスクライブ方向と平行な辺を有する方形状の終端検出部を形成する。そして、半導体基体の一方面側に固体撮像素子の構成要素の一部を形成し、半導体基体の一方面側に支持基板を貼り合わせる。さらに、半導体基体の他方面側から化学機械研磨を行い、半導体基体の他方面側から終端検出部の底面が露出する位置で化学機械研磨を自己整合的に停止して、半導体基体を薄く加工する。また、半導体基体の他方面側に固体撮像素子の構成要素の他部を形成する。
本発明の電子機器は、上述の固体撮像素子と、固体撮像素子の撮像部に入射光を導く光学系と、固体撮像素子の出力信号を処理する信号処理回路とを有する。
上述の固体撮像素子及び固体撮像素子の製造方法では、スクライブラインに方形状の終端検出部が形成される。この終端検出部は、半導体基体よりも硬度が高く、半導体基体のスクライブ方向と平行な辺を有する方形状に形成される。
終端検出部が形成されることにより、半導体基体の１面側を除去する際にその除去加工が、終端検出部の底面が露出する位置で自己整合的に停止される。さらに、終端検出部がスクライブラインに形成されるため、固体撮像素子の画素部やトランジスタを形成する領域等の面積に影響を与えない。また、上記の構成で終端検出部を形成することにより、固体撮像素子の個片化の際に薄く加工された半導体基体の割れ等による製造歩留まりの低下を抑制することができる。
また、本発明の電子機器によれば、上記本発明の固体撮像素子を備えることにより、製造歩留まりがよく、低コストで製造が可能である。
画素部に充分な面積を確保でき、製造歩留まりに優れた裏面照射型の固体撮像素子を提供することができる。
Ａ，Ｂは、本発明に適用される固体撮像素子の一例を示す概略構成図である。 図１Ａに示す固体撮像素子の構成を説明するための断面図である。 Ａ〜Ｃは、終端検出部の配列を説明するための図である。 図３Ａに示す終端検出部の断面図である。 Ａ〜Ｃは、本発明の実施の形態の固体撮像素子の製造工程図である。 Ａ〜Ｃは、本発明の実施の形態の固体撮像素子の製造工程図である。 Ａ〜Ｃは、本発明の実施の形態の固体撮像素子の製造工程図である。 本発明に係る電子機器の概略構成図である。 従来の表面照射型の構造を有する固体撮像素子の概略構成図である。 従来の裏面照射型の構造を有する固体撮像素子の概略構成図である。
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成例
２．固体撮像素子の製造方法
３．電子機器の構成例
〈１．固体撮像素子の構成例〉
［固体撮像素子の構成例：概略構成図］
以下、本発明の固体撮像素子の具体的な実施の形態について説明する。
図１に、本発明の固体撮像素子の一例として、ＭＯＳ型の固体撮像素子の概略構成を示す。
図１Ａに示す固体撮像素子１０は、半導体基体、例えば、シリコン基板に複数の光電変換部となるフォトダイオードを含む画素１２が規則的に２次元的に配列された画素部（いわゆる撮像領域）１３と、周辺回路部とから構成される。画素１２は、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有する。
さらに、固体撮像素子１０の複数の画素１２からなる画素部１３の周囲には、半導体基体の一面側を除去する際に、除去加工が停止される終端検出部２１が形成されている。終端検出部２１は、図１Ｂに示すように、半導体基体上で複数形成される固体撮像素子１０の複数の画素１２からなる画素部１３同士の間に形成されている。この固体撮像素子１０の複数の画素１２からなる画素部１３の周囲とは、固体撮像素子１０を個片化する際に、スクライブ等により半導体基体を切断する領域、いわゆるスクライブライン２０である。
つまり、終端検出部２１は、固体撮像素子１０の周囲のスクライブライン２０において方形状に形成されている。図１Ａ，Ｂでは、方形状の終端検出部２１を、半導体基体のスクライブ方向と同じ方向に長手方向が形成された矩形状として示している。なお、終端検出部２１は、図１Ａ，Ｂに示す形状に限らず、スクライブ方向と平行な辺を有する方形状であればよい。例えば、半導体基体のスクライブ方向と直交する方向に長手方向が形成された矩形状や、スクライブ方向と平行な辺を有する正方形などの形状とすることもできる。
複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。
周辺回路部は、垂直駆動回路１４と、カラム信号処理回路１５と、水平駆動回路１６と、出力回路１７と、制御回路１８等から構成されている。
制御回路１８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１４、カラム信号処理回路１５及び水平駆動回路１６等の動作の基準となるクロック信号や制御信号を生成する。制御回路１８は、これらの信号を垂直駆動回路１４、カラム信号処理回路１５及び水平駆動回路１６等に入力する。
垂直駆動回路１４は、例えばシフトレジスタによって構成される。垂直駆動回路１４は、画素部１３の各画素１２を行単位で順次垂直方向に選択走査し、垂直信号線１９を通して各画素１２の光電変換素子において受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路１５に供給する。
カラム信号処理回路１５は、画素１２の例えば列ごとに配置され、１行分の画素１２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。即ち、カラム信号処理回路１５は、画素１２固有の固定パターンノイズを除去するためのＣＤＳ（correlated double sampling）や、信号増幅等の信号処理を行う。カラム信号処理回路１５の出力段には水平選択スイッチ（図示せず）が水平信号線１１との間に接続されて設けられている。
水平駆動回路１６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１５の各々を順番に選択し、カラム信号処理回路１５の各々から画素信号を水平信号線１１に出力する。
出力回路１７は、カラム信号処理回路１５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。
上記の固体撮像素子１０を、裏面照射型の固体撮像素子に適用する場合は、光入射面（いわゆる受光面）側の裏面上には複数配線層が形成されず、複数配線層は受光面と反対側の表面側に形成される。
［固体撮像素子の構成例：断面図］
図２に上述の固体撮像素子１０の断面図を示す。なお、図２においては、固体撮像素子１０のフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒからなる単位画素の一例と、スクライブライン２０の終端検出部２１の構成を示している。
半導体基体３０のスクライブライン２０に終端検出部２１が形成されている。終端検出部２１は、光電変換素子となるフォトダイオードＰＤと同じ深さ（基板表面からの深さ）で、半導体基体３０内に形成されている。
画素１２には、フォトダイオードＰＤからの信号電荷を読み出すための複数のＭＯＳトランジスタＴｒを備える、ＭＯＳトランジスタＴｒは、半導体基体３０の表面に形成されている。
複数のＭＯＳトランジスタＴｒは、各種の個数で構成される。例えば、上述のように、転送トランジスタ、リセットトランジスタ、増幅トランジスタの３つのトランジスタ、及び、選択トランジスタを追加した４つのトランジスタから構成されている。
複数のＭＯＳトランジスタＴｒは、フォトダイオードＰＤとソース・ドレイン領域４２と両者間のゲート電極４４とで電荷読出しトランジスタが形成され、他の対のソース・ドレイン領域４２と両者間のゲート電極４５とで他のトランジスタが構成されている。
また、半導体基体３０のＭＯＳトランジスタＴｒが形成された側には、配線層３３と絶縁層３４とからなる多層配線層３１が設けられている。
フォトダイオードＰＤ及びＭＯＳトランジスタＴｒの所定の領域、例えば、ソース・ドレイン領域、ゲート電極等に対応した位置において、配線層３３と接続するためのコンタクトプラグ３５が、絶縁層３４を貫通して設けられている。
また、終端検出部２１の半導体基体３０表面側にも、ＭＯＳトランジスタＴｒと同様のゲート電極２２が形成されている。このゲート電極２２は、通常の半導体装置の電極として使用せず、配線等との接続を有していないダミー電極となる。
また、ゲート電極２２の底部は、終端検出部２１の表面よりも面積が大きく形成されている。終端検出部２１を半導体基体３０内に埋め込みで形成した際に、終端検出部２１と半導体基体３０との間に段差が発生しやすい。この段差は、固体撮像素子の多層配線層において絶縁層及び配線層の平坦性に影響を与え、例えば、配線層の断線や短絡の原因となる。
このため、終端検出部２１上に、終端検出部２１よりも面積が大きいゲート電極２２を形成することにより、半導体基体３０と終端検出部２１との間で発生した段差部分を、ゲート電極２２で被覆し、ゲート電極２２の下に埋め込む。このように、終端検出部２１上に、終端検出部２１よりも面積が大きいゲート電極２２を設けることにより、基体と終端検出部と間の段差に起因する配線層の断線や短絡などを抑制し、固体撮像素子の信頼性が向上する。
また、半導体基体３０には、半導体基体３０へのイオン注入によりフォトダイオードＰＤが形成されている。フォトダイオードＰＤは、終端検出部２１の深さと同じ深さで形成されている。
フォトダイオードＰＤは、例えば、第２導電型（ｎ型）の半導体基体３０に、第１導電型の半導体領域からなるｐ−ｗｅｌｌ領域４１が形成されている。更に、ｐ−ｗｅｌｌ領域４１よりも、不純物濃度が高い第２導電型（ｎ＋型）の半導体領域からなるソース・ドレイン領域４２、及び、ゲート絶縁膜４３、ゲート電極４４からなる複数のＭＯＳトランジスタＴｒが形成されている。そして、半導体基体３０の両主面の間に形成され且つ複数のＭＯＳトランジスタＴｒが形成されたｐ−ｗｅｌｌ領域４１の上方まで延長されている第２導電型（ｎ型）の半導体領域４７が形成され、フォトダイオードＰＤが構成されている。第２導電型（ｎ型）の半導体領域４７には、不純物濃度の高い第２導電型（ｎ＋型）の電荷蓄積領域４６が形成されている。そして、電荷蓄積領域４６に接して、暗電流の発生を抑制するための、不純物濃度の高い第１導電型（ｐ＋型）の半導体領域からなるアキュミュレーション層４８が形成されている。また、フォトダイオードＰＤの光の入射面側に暗電流の発生を抑制するための、不純物濃度の高い第１導電型（ｐ＋型）の半導体領域からなるアキュミュレーション層４９が形成されている。
また、半導体基体３０のフォトダイオードＰＤ及び終端検出部２１上には、基板表面を保護するためのパッシベーション層５５が形成されている。さらに、パッシベーション層５５上にカラーフィルタ５６及びオンチップレンズ５７が備えられている。
多層配線層３１の半導体基体３０と接する一面とは反対の面には、支持基板３６が貼り合わされている。以上のように、支持基板３６上に、多層配線層３１、及び、半導体基体３０を備えて、裏面照射型の固体撮像素子１０が構成されている。
［終端検出部の構成例］
次に、上述の終端検出部２１及び終端検出部２１上に形成されるゲート電極２２の構成について説明する。終端検出部２１及びゲート電極２２の平面拡大図を図３に示す。
図３において、矩形の内側の線が終端検出部２１の半導体基体表面での平面形状を示し、矩形の外側の線がゲート電極２２の半導体基体表面での平面形状を示している。
図３Ａに示すように、終端検出部２１は、表面形状が矩形状に形成されている。また、矩形状の終端検出部２１は、半導体基体のスクライブラインにおいて固体撮像素子を囲むように、複数が行列状に配列されている。
矩形状の終端検出部２１は、その長手方向が半導体基体のスクライブ方向と同じ方向になるように形成されている。つまり、終端検出部２１は、半導体基体において固体撮像素子１０の周囲に形成されるスクライブラインと、終端検出部２１の長手方向とが平行に形成されている。
また、スクライブ方向と直交する方向に隣接する終端検出部２１同士は、交互にスクライブ方向側にずれた位置に形成されている。図３Ａでは、終端検出部２１の長辺の長さの半分程度、隣接する終端検出部２１からスクライブ方向へずれている。
また、終端検出部２１上に形成されているゲート電極２２も、上記終端検出部２１と同様に、表面形状が矩形状に形成されている。そして、矩形状のゲート電極２２の長手方向が、半導体基体のスクライブ方向と同じ方向になるように形成される。また、スクライブ方向と直交する方向に隣接するゲート電極２２同士が、交互にスクライブ方向側、例えば、ゲート電極２２の長辺の長さの半分程度ずれた位置に形成されている。
また、終端検出部２１は、図３Ａに示した配列以外にも、例えば、図３Ｂや図３Ｃに示す配列により構成することができる。
図３Ｂに示す終端検出部２１の配列では、図３Ａに示す終端検出部２１の配列に対し、スクライブ方向で隣接する終端検出部２１同士が、スクライブ方向と直交する方向、いわゆるスクライブラインの幅方向にずれた位置に形成されている。
つまり、スクライブ方向と直交する方向に隣接する終端検出部２１同士が、交互にスクライブ方向側にずれた位置に形成され、さらに、スクライブ方向に並ぶ終端検出部２１が、それぞれスクライブラインの幅方向にずれて形成されている。
このように、終端検出部２１は、スクライブ方向に対して一列に並ぶ以外にも、若干スクライブラインの幅方向にずれた位置に形成されてもよい。但し、スクライブ方向に隣接する終端検出部２１同士が、スクライブ方向においてその一部が少なくとも重なる位置に形成される。
また、図３Ｃに示す終端検出部２１の配列では、スクライブ方向に隣接する終端検出部２１同士が、スクライブ方向と直交する方向にずれた位置に形成されている。さらに、スクライブ方向と直交する方向で隣接する終端検出部２１同士が、スクライブ方向にずれた位置に形成されている。
つまり、図３Ｃに示す終端検出部２１の配列は、図３Ｂに示す終端検出部２１の配列と同様に、スクライブ方向に並ぶ終端検出部２１が、それぞれスクライブ方向と直交する方向、いわゆるスクライブラインの幅方向にずれた位置に形成されている。
さらに、図３Ｃに示す終端検出部２１の配列は、スクライブ方向に一列に並ぶ終端検出部２１の列において、終端検出部２１が３列ともスクライブラインの幅方向において異なる位置に形成されている。これに対し、図３Ａに示す終端検出部２１の配列では、スクライブ方向に一列に並ぶ終端検出部２１の列が、交互にスクライブラインの幅方向に同じ位置となるように形成されている。つまり、図３Ｃに示す終端検出部２１の配列では、図３Ａに示す終端検出部２１の配列のように、２列毎にスクライブ方向と直交する方向において、終端検出部２１を同じ位置に形成しなくてもよい。従って、図３Ｃに示す終端検出部２１の配列では、終端検出部２１を形成する位置が、スクライブ方向及びスクライブ方向と直交する方向において任意の位置とすることができる。
このとき、スクライブ方向に隣接する終端検出部２１同士は、スクライブ方向においてその一部が少なくとも重なる位置に形成される。さらに、スクライブ方向と直交する方向で隣接する終端検出部２１同士は、スクライブ方向と直交する方向その一部が少なくとも重なる位置に形成される。
図３Ａ〜Ｃに示す終端検出部２１は、例えば、半導体基体において、スクライブラインの間隔を５ｍｍ、スクライブラインの幅を１００μｍとした場合に、０．７μｍ、長辺を５μｍとして形成される。また、例えば、終端検出部２１上のゲート電極は短辺が０．９μｍ、長辺が５．２μｍで形成される。
また、終端検出部２１同士の間隔は、スクライブ方向と平行な方向の間隔を１μｍ、スクライブ方向と直交する方向の間隔を０．７μｍとして形成される。そして、スクライブラインの端から、最もスクライブラインの端側の終端検出部２１までの間隔を１．３μｍとして形成される。
なお、半導体基体の大きさや、固体撮像素子の大きさ等により、スクライブライン同士の間隔を１〜１５ｍｍ、スクライブラインの幅が３０〜４００μｍ、終端検出部２１の短辺が０．１〜２μｍ、長辺が０．２〜２５０００μｍで形成することができる。また、終端検出部２１上のゲート電極は、短辺が０．１〜２μｍ、長辺が０．１〜２５０００μｍで形成することができる。
また、スクライブ方向と平行な方向の間隔、及び、スクライブ方向と直交する方向の間隔を、共に０．１〜４００μｍとして形成することができる。
なお、図３Ａ〜Ｃでは、終端検出部２１の一例として、長手方向がスクライブラインと平行な矩形状で示しているが、終端検出部の形状はこの形状に限られない。終端検出部は、半導体基体のスクライブ方向と平行な辺を有する方形状であればよく、例えば、図３Ａ〜Ｃに示し形状以外にも、半導体基体のスクライブ方向と平行な辺を有する正方形とすることができる。また、例えば、半導体基体のスクライブ方向と直交する方向に長手方向が形成された矩形状、つまり、スクライブラインと直交する方向に長手方向が形成された矩形状とすることもできる。
次に、図３Ａに示す終端検出部２１の拡大図のＡ−Ａ’線断面図を、図４に示す。
図４に示すように、終端検出部２１は、例えば、半導体基体３０のトレンチ内において、第１の層２７と第２の層２８とから構成される。第１の層２７は、例えば第２の層２８が導電性の材料により構成される際に、第２の層２８と半導体基体３０との間の絶縁層として形成される。
終端検出部２１は、半導体基体の一面側を除去する際に除去加工が停止されるように、半導体基体よりも硬度の大きい材料から形成される。例えば、酸化シリコン、窒化シリコン等の絶縁材料や、終端検出部２１が電極として使用される場合には、ポリシリコン、ＰＤＡＳ（P Doped Amorphous Silicon）、金属等の導電材料により形成される。
なお、終端検出部２１は、図４に示したように２層構造の他にも、例えば単一の材料による構成や、２層以上の複数の構成とすることができる。
ゲート電極２２は、半導体基体３０及び終端検出部２１上に、ゲート絶縁膜２９を介して形成されている。ゲート電極２２の側面には、サイドウォール２４，２５が設けられている。さらに、ゲート電極２２及びサイドウォール２４，２５上には、パッシベーション層２６が形成されている。そして、パッシベーション層２６上に層間絶縁層３４が形成されている。
ゲート電極２２及びサイドウォール２４，２５、パッシベーション層２６等の構成は、固体撮像素子を構成するトランジスタのゲート電極の形状に合わせて形成されている。トランジスタのゲート電極と同じ構成とすることにより、トランジスタのゲート電極を形成する工程において、トランジスタのゲート電極と同時に終端検出部２１上のゲート電極２２を形成することができる。
上述のように、半導体基体のスクライブラインに、半導体基体のスクライブ方向と平行な辺を有する方形状の終端検出部を形成する。
さらに、方形状の終端検出部同士を、交互にスクライブ方向側にずれた位置に形成する。また、スクライブ方向で隣接する方形状の終端検出部同士を、スクライブ方向と直交する方向にずれた位置に形成する。また、スクライブ方向に隣接する方形状の終端検出部同士を、スクライブ方向と直交する方向にずれた位置、且つ、スクライブ方向と直交する方向で隣接する方形状の終端検出部同士を、スクライブ方向にずれた位置に形成する。
上記構成の終端検出部を半導体基体に設けることにより、裏面照射型の固体撮像素子のように、薄く削られた半導体基体において、半導体基体から固体撮像素子を個片化するスクライブの際の基体の割れ等を抑制することができる。従って、半導体基体の割れ等による製造歩留まりの低下を抑制することができる。
特に、半導体基体のスクライブラインに、長手方向がスクライブ方向と同じである矩形状の終端検出部を形成する。さらに、スクライブ方向と直交する方向に隣接する矩形状の終端検出部同士を、交互にスクライブ方向側にずれた位置に形成する。また、スクライブ方向に隣接する矩形状の終端検出部同士を、スクライブ方向と直交する方向にずれた位置、且つ、スクライブ方向と直交する方向で隣接する矩形状の終端検出部同士を、スクライブ方向にずれた位置に形成する。終端検出部をこのような構成とすることにより、半導体基体から固体撮像素子を個片化するスクライブの際の基体の割れ等を、さらに抑制することができる。従って、半導体基体の割れ等による製造歩留まりの低下を抑制することができる。
また、上述の終端検出部をスクライブラインに形成することにより、固体撮像素子の画素部や光電変換部、トランジスタを形成する領域等の面積に影響を与えない。このため、画素部に充分な面積を確保でき、固体撮像素子の感度を高めルことができる。また、半導体基体に終端検出部を設けた場合にも、固体撮像素子の設計の自由度が低下しない。
さらに、終端検出部を、固体撮像素子の製造工程においてアライメントマークとすることにより、従来の半導体装置におけるアライメントマークの形成工程において終端検出部を形成することができる。また、終端検出部上に形成するゲート電極は、固体撮像素子を構成するトランジスタのゲート電極と同じ工程において製造することができる。
このため、従来における半導体装置の製造方法の工程数を増加させずに、上述の構成の終端検出部を形成することができる。
なお、終端検出部２１は、スクライブライン上において、形成されている数が多いほど、半導体基体のスクライブにおける割れ等を防ぐことができる。このため、スクライブラインの全面において、高密度に終端検出部２１を形成することが好ましい。
〈２．固体撮像素子の製造方法〉
本発明の固体撮像素子の製造方法の実施の形態について説明する。
まず、図５Ａに示すように、半導体基体（例えばシリコンウェハ）３０を用意し、この半導体基体３０のスクライブラインとなる領域に、方形状の終端検出部を形成するための溝（トレンチＴ）を形成する。そして、図５Ｂに示すように、トレンチＴを形成した後、トレンチＴの溝の内壁面及び基体表面を覆うように、例えばＣＶＤ等により、第１の層２７を形成する。さらに、トレンチＴ内を埋め込むように、例えばＣＶＤ等により、第２の層２８を形成する。そして、図５Ｃに示すように、第１の層２７及び第２の層２８をエッチバックし、トレンチＴ内にのみ第１の層２７及び第２の層２８を残す。この工程により、第１の層２７及び第２の層２８からなる２層構造の終端検出部２１を形成する。
トレンチＴは、最終的に形成する光電変換素子となるフォトダイオードＰＤの深さ（基板表面からの深さ）と同じ深さｄ１で形成する。すなわち、トレンチＴ内に形成される終端検出部の深さ方向の長さｄ１は、フォトダイオードＰＤの厚みに対応した長さになる。
終端検出部２１は、半導体基体３０よりも硬度の大きい材料により形成する。また、第１の層２７は、例えば、酸化シリコン、窒化シリコン等の絶縁材料で形成し、第２の層は、例えば、ポリシリコン、ＰＤＡＳ（P Doped Amorphous Silicon）、金属等の導電材料で形成する。
また、図５に示す終端検出部２１を形成する工程において、トレンチＴを上述の図３Ａ〜Ｃに示す配置する。また、終端検出部２１の形状にあわせてトレンチＴの形状を、半導体基体３０の表面での形状が方形状であり、半導体基体３０のスクライブ方向と平行な辺を有する形状に形成する。
このとき、例えば終端検出部２１の形状を、長手方向が半導体基体のスクライブ方向と同じ方向の矩形状に形成する場合には、トレンチＴの形状を、半導体基体３０の表面での形状が矩形状であり、長手方向がスクライブ方向と同じ方向になるように形成する。
また、図５では、終端検出部２１を２層構造としているが、例えば単一の材料によりトレンチＴを埋め込んで単層の終端検出部を形成することもできる。また、トレンチＴ内を複数の材料で埋め込んで、多層構造とすることもできる。
なお、以下の説明及び説明で用いる図では、説明の簡略化のため終端検出部２１を単層構造で示すが、上述のように終端検出部２１は、複数層で構成されているものとしてもよい。
次に、図６Ａに示すように、終端検出部２１を形成したスクライブラインの間において、半導体基体３０の各単位画素領域２３に、後に形成されるフォトダイオードＰＤからの信号電荷を読み出す複数のＭＯＳトランジスタＴｒを形成する。複数のＭＯＳトランジスタＴｒは基板表面側に形成する。
複数のＭＯＳトランジスタＴｒは、各種の個数で構成され、例えば電荷読出しトランジスタ、リセットトランジスタ、アンプトランジスタ、垂直選択トランジスタの４つのトランジスタで構成することもできる。
複数のＭＯＳトランジスタＴｒは、フォトダイオードＰＤとソース・ドレイン領域４２と両者間のゲート電極４４とで電荷読出しトランジスタが形成され、他の対のソース・ドレイン領域４２と両者間のゲート電極４５で他のトランジスタが構成される。フォトダイオードＰＤ及びＭＯＳトランジスタＴｒを形成した後、層間絶縁層３４を形成し、所定の領域、例えば、ソース・ドレイン領域、ゲート電極等に対応した位置において、コンタクトホール３８を形成する。
また、上述の複数のＭＯＳトランジスタＴｒのゲート電極４４，４５と同時に、終端検出部２１上に、ＭＯＳトランジスタＴｒのゲート電極４４，４５と同じ構成のゲート電極２２を形成する。なお、ＭＯＳトランジスタＴｒのゲート電極４４，４５、及び、終端検出部２１上のゲート電極２２は、半導体基体３０上にゲート絶縁膜２９，４３を介在させて形成する。さらに、ゲート電極４４，４５及びゲート電極２２には、図示しないサイドウォール及びパッシベーション層を形成する。
また、終端検出部２１上に形成されているゲート電極２２も、上述の終端検出部２１での半導体基体３０の表面での形状と同じ方形状に形成する。また、方形状のゲート電極２２の辺が、半導体基体３０のスクライブの方向と平行になるように形成する。
また、終端検出部２１上において、ゲート電極２２の面積が終端検出部２１の面積よりも大きくなるように、ゲート電極２２を形成する。
また、例えば終端検出部２１の形状を、長手方向が半導体基体のスクライブ方向と同じ方向の矩形状に形成する場合には、ゲート電極２２も、半導体基体３０の表面での形状を矩形状に形成する。また、矩形状のゲート電極２２の長手方向を、半導体基体３０のスクライブの方向と同じ方向になるように形成する。
また、終端検出部２１上において、ゲート電極２２の面積が終端検出部２１の面積よりも大きくなるように、ゲート電極２２を形成する。
次に、図６Ｂに示すように、所要の領域に接続する配線層３３、絶縁層３４、及び、絶縁層３４を貫通して配線層３３を接続するコンタクトプラグ３５を形成し、多層配線層３１を形成する。
次に、図６Ｃに示すように、多層配線層３１上に例えばシリコン基板等による支持基板３６を貼り合わせる。このとき、スクライブライン上の終端検出部２１をアライメントマークとして用いて、半導体基体３０と支持基板３３との位置合わせを行う。
次に、図７Ａに示すように、半導体基体３０を反転させて半導体基体３０の裏面側をＣＭＰ（化学機械研磨）で研磨し、半導体基体３０を薄く加工する。このとき、終端検出部２１を、半導体基体３０よりも硬度の高い材料で形成しているため、終端検出部２１の底面が露出する位置において、化学機械研磨が自己整合的に停止する。
このように、終端検出部２１の硬度が高いことから、半導体基体３０の裏面の化学機械研磨により露出する終端検出部２１の底面がストッパとして働き、半導体基体３０がそれ以上研磨されずに、自己整合的に半導体基体３０の研磨面が表れる。
次に、図７Ｂに示すように、半導体基体３０の裏面からのイオン注入を行い、半導体基体３０にフォトダイオードＰＤを形成する。フォトダイオードＰＤは素子分離領域２２の深さｄ１と同じ深さに形成する。
フォトダイオードＰＤは、例えば、第２導電型（ｎ型）の半導体基体３０に、第１導電型の半導体領域からなるｐ−ｗｅｌｌ領域４１を形成する。更に、ｐ−ｗｅｌｌ領域４１よりも、不純物濃度が高い第２導電型（ｎ＋型）の半導体領域からなるソース・ドレイン領域４２、及び、ゲート絶縁膜４３、ゲート電極４４からなる複数のＭＯＳトランジスタＴｒを形成する。そして、半導体基体３０の両主面の間、且つ、複数のＭＯＳトランジスタＴｒが形成されたｐ−ｗｅｌｌ領域４１の上方まで延長して、第２導電型（ｎ型）の半導体領域４７を形成し、フォトダイオードＰＤを形成する。
第２導電型（ｎ型）の半導体領域４７には、不純物濃度の高い第２導電型（ｎ＋型）の電荷蓄積領域４６を形成する。そして、電荷蓄積領域４６に接して、暗電流の発生を抑制するための、不純物濃度の高い第１導電型（ｐ＋型）の半導体領域からなるアキュミュレーション層４８を形成する。また、フォトダイオードＰＤの光の入射面側に暗電流の発生を抑制するため、不純物濃度の高い第１導電型（ｐ＋型）の半導体領域からなるアキュミュレーション層４９を形成する。
なお、フォトダイオードＰＤは、上述の図６Ａを用いて説明した工程において、半導体基体３０の表面側からのイオン注入を行うことで形成することも可能である。
さらに、図７Ｃに示すように、半導体基体３０表面にパッシベーション層５５を形成し、パッシベーション層５５上にカラーフィルタ５６、オンチップレンズ５７を形成する。
以上の工程により、裏面照射型のＭＯＳ型の固体撮像素子を製造することができる。
上述の製造方法では、スクライブラインに終端検出部が形成されることにより、半導体基体をＣＭＰより薄く加工する際に、終端検出部の底面が露出する位置で自己整合的に停止する。
さらに、半導体基体のスクライブラインに、上記構成の終端検出部を形成することにより、半導体基体を薄く加工した後に固体撮像素子を個片化するためのスクライブ等の工程において、半導体基体の割れ等を抑制することができる。従って、半導体基体の割れ等による製造歩留まりの低下を抑制することができる。
また、終端検出部がスクライブラインに形成されるため、固体撮像素子の画素部やトランジスタを形成する領域等の面積に影響を与えない。さらに、終端検出部を、固体撮像素子の製造工程においてアライメントマークとすることにより、従来の半導体装置におけるアライメントマークの形成工程において終端検出部を形成することができる。
さらに、終端検出部２１上に形成するゲート電極２２を、固体撮像素子のＭＯＳトランジスタＴｒを構成するゲート電極と同じ構成とすることにより、トランジスタのゲート電極を形成する工程において、トランジスタのゲート電極と同時に終端検出部２１上のゲート電極２２を形成することができる。このため、従来における半導体装置の製造方法の工程数を増加させずに、上述の構成の終端検出部を形成することができる。
〈３．電子機器の構成例〉
本発明に係る固体撮像素子は、固体撮像素子を備えたカメラ、カメラ付き携帯機器、固体撮像素子を備えたその他の機器、等の電子機器に適用することができる。
図８に、本発明の電子機器の一例として、固体撮像素子を静止画撮影が可能なデジタルスチルカメラに適用した場合の概略構成を示す。
本実施の形態に係るカメラ５０は、光学系（光学レンズ）５１と、固体撮像素子５２と、信号処理回路５３、駆動回路５４とを備える。
固体撮像素子５２は、上述の固体撮像素子が適用される。光学レンズ５１は、被写体からの像光（入射光）を固体撮像素子５２の撮像面上に結像させる。これにより、固体撮像素子５２の光電変換素子において一定期間信号電荷が蓄積される。駆動回路５４は、固体撮像素子５２の転送動作信号を供給する。駆動回路５４から供給される駆動信号（タイミング信号）により、固体撮像素子５２の信号転送が行われる。信号処理回路５３は、固体撮像素子５２の出力信号に対して種々の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、又はモニタ等に出力される。本実施の形態のカメラ５０は、光学レンズ５１、固体撮像素子５２、信号処理回路５３、及び、駆動回路５４がモジュール化したカメラモジュールの形態を含む。
本発明は、図８のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器などを構成することができる。
さらに、図８の構成は、光学レンズ５１、固体撮像素子５２、信号処理回路５３、及び、駆動回路５４がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
なお、上述の固体撮像素子では、第２導電型、例えばｎ型の半導体基体に形成した第１導電型、例えばｐ型の半導体領域に、第２導電型のＦＤ領域と、第２導電型及び第１導電型のＰＤ領域を形成しているが、ｎ型とｐ型とを逆導電型としてもよい。
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
１０ 固体撮像素子、１１ 水平信号線、１２ 画素、１３ 画素部、１４ 垂直駆動回路、１５ カラム信号処理回路、１６ 水平駆動回路、１７ 出力回路、１８ 制御回路、１９ 垂直信号線、２０ スクライブライン、２１ 終端検出部、２２，４４，４５
ゲート電極、２３ 各単位画素領域、２４，２５ サイドウォール、２６，５５ パッシベーション層、２７ 第１の層、２８ 第２の層、２９，４３ ゲート絶縁膜、３０ 半導体基体、３１ 多層配線層、３３，１２３，２２３ 配線層、３４，１２５，２２５
絶縁層、３５ コンタクトプラグ、３６ 支持基板、３８ コンタクトホール、４１ ｐ−ｗｅｌｌ領域、４２ ソース・ドレイン領域、４７ 第２導電型（ｎ型）の半導体領域、４６ 電荷蓄積領域、４８，４９ アキュミュレーション層、５０ カメラ、５１ 光学レンズ、５２ 固体撮像素子、５３ 信号処理回路、５４ 駆動回路、５６，１２７，２２７ カラーフィルタ、５７，１２８，２２８ オンチップレンズ、１０１ 裏面照射型固体撮像素子、１２２，２２２ 光電変換部、１２４，２２４ 配線、１２９，２２９ 信号処理部、２０１ 表面照射型固体撮像素子、Ｌ 斜め光、ＰＤ フォトダイオード、Ｔ トレンチ、Ｔｒ トランジスタ

Claims (15)

  1. 入射光量を電気信号に変換する光電変換部と複数の画素トランジスタとを有する複数の画素と、
    前記複数の画素が形成された半導体基体の一方面側に配線層を備え、前記配線層が形成されている面とは反対側より入射される光を前記光電変換部で受光する構造を有し、
    前記複数の画素からなる画素部の周囲に形成されているスクライブラインと、
    前記スクライブラインに、前記半導体基体の他方面側から行う化学機械研磨処理を自己整合的に終了するための、前記半導体基体よりも硬度が高い方形状の終端検出部が、前記半導体基体の一方面側から厚み方向に形成され、
    前記方形状の終端検出部が、前記半導体基体のスクライブ方向と平行な辺を有する
    固体撮像素子。
  2. 前記終端検出部が、長手方向が前記半導体基体のスクライブ方向と同じ方向、又は、長手方向が前記半導体基体のスクライブ方向と直交する方向に形成されている矩形状である請求項１に記載の固体撮像素子。
  3. スクライブ方向と直交する方向で隣接している前記方形状の終端検出部同士は、スクライブ方向にずれた位置に形成されている請求項１に記載の固体撮像素子。
  4. スクライブ方向で隣接する前記方形状の終端検出部同士は、スクライブ方向と直交する方向にずれた位置に形成され、且つ、スクライブ方向と直交する方向で隣接する前記終端検出部同士は、スクライブ方向にずれた位置に交互に形成されている請求項１に記載の固体撮像素子。
  5. スクライブ方向で隣接する前記方形状の終端検出部同士は、スクライブ方向と直交する方向にずれた位置に形成され、且つ、スクライブ方向と直交する方向で隣接する前記方形状の終端検出部同士は、スクライブ方向にずれた位置に形成されている請求項１に記載の固体撮像素子。
  6. 前記終端検出部が、絶縁材料及び導電材料からなる多層構造で形成されている請求項１に記載の固体撮像素子。
  7. 前記終端検出部上にゲート電極が形成されている請求項１に記載の固体撮像素子。
  8. 前記ゲート電極が、前記終端検出部よりも大きな面積で前記半導体基体上に形成されている請求項７に記載の固体撮像素子。
  9. 前記終端検出部上に形成されている前記ゲート電極が、前記画素トランジスタのゲート電極と同じ構造を有する請求項８に記載の固体撮像素子。
  10. 半導体基体のスクライブラインにおいて、前記半導体基体の一方面から厚み方向に、前記半導体基体よりも硬度が高く、前記半導体基体のスクライブ方向と平行な辺を有する方形状の終端検出部を形成する工程と、
    前記半導体基体の一方面側に固体撮像素子の構成要素の一部を形成する工程と、
    前記半導体基体の一方面側に支持基板を貼り合わせる工程と、
    前記半導体基体の他方面側から化学機械研磨を行い、前記半導体基体の他方面側から前記終端検出部の底面が露出する位置で前記化学機械研磨を自己整合的に停止して、前記半導体基体を薄く加工する工程と、
    前記半導体基体の他方面側に固体撮像素子の構成要素の他部を形成する工程と
    を有する固体撮像素子の製造方法。
  11. 前記終端検出部を、長手方向が前記半導体基体のスクライブ方向と同じ方向の矩形状に形成する請求項１０に記載の固体撮像素子の製造方法。
  12. 前記支持基板を貼り合わせる工程において、前記終端検出部をアライメントマークとして使用する請求項１０に記載の固体撮像素子の製造方法。
  13. 前記固体撮像素子の構成要素の一部を形成する工程において、前記終端検出部上にゲート電極を形成する請求項１０に記載の固体撮像素子の製造方法。
  14. 前記固体撮像素子の構成要素の一部を形成する工程において、前記固体撮像素子を構成するトランジスタのゲート電極を形成する工程と同じ工程で、前記終端検出部上にゲート電極を形成する請求項１３に記載の固体撮像素子の製造方法。
  15. 入射光量を電気信号に変換する光電変換部と複数の画素トランジスタとを有する複数の画素と、前記複数の画素が形成された半導体基体の一方面側に配線層を備え、前記配線層が形成されている面とは反対側より入射される光を前記光電変換部で受光する構造を有し、前記複数の画素からなる画素部の周囲に形成されているスクライブラインと、前記スクライブラインに、前記半導体基体の他方面側から行う化学機械研磨処理を自己整合的に終了するための、前記半導体基体よりも硬度が高い方形状の終端検出部が、前記半導体基体の一方面側から厚み方向に形成され、前記方形状の終端検出部は、前記半導体基体のスクライブ方向と平行な辺を有する固体撮像素子と、
    前記固体撮像素子の撮像部に入射光を導く光学系と、
    前記固体撮像素子の出力信号を処理する信号処理回路と
    を有する電子機器。
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