KR20140146060A - 반도체 장치, 반도체 장치의 제조 방법, 반도체 웨이퍼 및 전자 기기 - Google Patents

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Abstract

본 기술은, 소형화가 가능한 반도체 장치를 제공할 수 있도록 하는 반도체 장치, 반도체 장치의 제조 방법, 반도체 웨이퍼 및 전자 기기에 관한 것이다. 반도체 기판과, 반도체 기판상에 형성된 배선층과, 반도체 기판의 회로 형성 영역에 마련된 구동 회로를 구비한다. 그리고, 구동 회로와 전기적으로 접속되고, 배선층의 측면에서 노출하는 패드 전극(103)과, 반도체 기판 및 배선층의 측면에 마련되고, 패드 전극(103)과 전기적으로 접속되어 있는 외부 접속용 단자(108)를 구비하는 반도체 장치(110)를 구성한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 반도체 웨이퍼 및 전자 기기{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SEMICONDUCTOR WAFER, AND ELECTRONIC APPARATUS}
본 기술은, 반도체 장치, 이 반도체 장치의 제조 방법, 반도체 장치가 형성되는 반도체 웨이퍼 및 반도체 장치가 적용된 전자 기기에 관한 것이다.
전자 기기에 적용되는 반도체 장치로서, 고체 촬상 소자(이미지 센서)의 수요는 점점 높아지고 있다. 고체 촬상 소자에서는, 입사광에 대한 광전 변환 효율이나 감도의 향상을 도모하는 것을 목적으로 하고, 반도체 기판의 표면측에 구동 회로를 형성하고 이면측을 수광면으로 하는, 이른바 이면 조사형의 구조가 제안되어 있다. 이면 조사형의 고체 촬상 소자에서는, 수광면에서의 수광 개구율을 높게할 수 있고, 같은 칩 면적에서 광의 입사면적을 많게 하는 것이 가능해진다.
또한, 이면 조사형의 고체 촬상 소자는, 표면 조사형에 비하여, 배선 및 콘택트 패드를 센서부보다도 하측에 마련할 수 있다. 이 때문에, 배선 등이 기판 표면측에 마련되는 구조가 되어, 같은 수광 면적을 갖는 표면 조사형의 고체 촬상 소자에 비하여, 소자의 소형화가 가능해진다. 그리고, 소자를 소형화함으로써, 웨이퍼면 내에서의 칩 수율을 올릴 수 있다.
한편, 이면 조사형의 고체 촬상 소자에서는, 윗면에 콘택트 패드가 없기 때문에, 외부로부터 콘택트 패드에의 접속 방법이 과제가 된다. 그 해결 방법으로서, 각종 능동 소자나 회로가 배치되는 반도체 장치의 회로 형성 영역의 외주부에, 외부 접속용 단자를 마련하는 방법이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 이 외부 접속용 단자는, 이면 조사형의 고체 촬상 소자의 수광면측의 표면에서 접속 가능한 구성으로 되어 있다.
특허 문헌 1 : 일본 특개2007-150283호 공보
상술한 이면 조사형의 고체 촬상 소자와 같이, 반도체 장치에서는 회로 형성 영역의 면적을 바꾸지 않고서 소형화하는 기술이 요구되고 있다.
본 기술에서는, 소형화가 가능한 반도체 장치, 전자 기기 및 반도체 장치의 소형화가 가능한 반도체 장치의 제조 방법, 반도체 장치가 형성되는 반도체 웨이퍼를 제공하는 것이다.
본 기술의 반도체 장치는, 반도체 기판과, 반도체 기판상에 형성된 배선층과, 반도체 기판의 회로 형성 영역에 마련된 구동 회로를 구비한다. 그리고, 구동 회로와 전기적으로 접속되고, 배선층의 측면에서 노출하는 패드 전극과, 반도체 기판 및 배선층의 측면에 마련되고, 패드 전극과 전기적으로 접속되어 있는 외부 접속용 단자를 구비한다.
그리고, 본 기술의 전자 기기는, 상기 반도체 장치와, 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 구비한다.
본 기술의 반도체 웨이퍼는, 복수의 회로 형성 영역과, 회로 형성 영역을 둘러싸고 배치된 스크라이브 영역과, 회로 형성 영역에 마련된 구동 회로를 구비한다. 그리고, 구동 회로와 전기적으로 접속되고, 회로 형성 영역의 단부에서 스크라이브 영역에 형성된 패드 전극과, 패드 전극상에 형성된 개구부와, 개구부의 측면 및 저면에 형성되고, 구동 회로와 전기적으로 접속되어 있는 도체층을 구비한다.
본 기술의 반도체 장치의 제조 방법은, 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 반도체 기판상에 배선층을 형성하는 공정과, 배선층 내에 패드 전극을 형성하는 공정을 갖는다. 그리고, 패드 전극을 표면에 노출하기 위한 개구부를, 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과, 개구부의 측면에 도체층을 형성하는 공정과, 스크라이브 영역에서 회로 형성 영역을 개편화하는 공정을 갖는다.
또한, 본 기술의 반도체 장치의 제조 방법은, 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 반도체 기판상에 배선층을 형성하는 공정과, 배선층 내에 패드 전극을 형성하는 공정을 갖는다. 그리고, 반도체 기판을 관통하여 패드 전극에 접속하는 관통 전극을 형성하는 공정과, 패드 전극을 표면에 노출하고, 관통 전극을 측면에 노출하는 개구부를 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과, 스크라이브 영역에서 회로 형성 영역을 개편화하는 공정을 갖는다.
본 기술의 반도체 장치에 의하면, 외부 접속용 단자가 반도체 장치의 측면에 형성되어 있기 때문에, 반도체 장치의 윗면에 단자를 마련하기 위한 영역이 불필요하게 된다. 이 때문에, 반도체 칩 내에서의 회로 영역의 면적 비율을 올릴 수 있다. 따라서, 반도체 장치의 특성에 영향을 주지 않고서, 반도체 장치 및 반도체 장치를 구비하는 전자 기기의 소형화가 가능해진다.
또한, 본 기술의 반도체 웨이퍼에 의하면, 회로 형성 영역부터 스크라이브 영역까지 형성된 개구부에 의해, 구동 회로와 접속하는 패드 전극이 웨이퍼 표면에 노출된다. 그리고, 이 패드 전극과 접속하는 도체층이 형성된다. 이 때문에, 이 패드 전극 또는 도체층에서 반도체 장치의 검사를 행할 수가 있다. 그리고, 검사 후에 스크라이브 영역에서 회로 형성 영역을 개편화함에 의해, 스크라이브 영역에 형성되어 있는 패드 전극이 제거되고, 개편화된 반도체 장치의 측면에 외부 접속용 단자가 되는 도체층이 잔존한다. 따라서, 반도체 웨이퍼 및 반도체 장치의 윗면에, 검사용 및 외부 접속용의 단자를 마련하기 위한 영역이 불필요하게 되고, 반도체 장치의 소형화가 가능해진다.
또한, 본 기술의 반도체 장치의 제조 방법에 의하면, 회로 형성 영역부터 스크라이브 영역에 형성된 개구부에 의해 패드 전극이 노출된다. 또한, 개구부의 측면과 저면에 도체층이 형성된다. 이 때문에, 개구부로부터 노출된 패드 전극 또는 도체층에 의해 반도체 장치의 검사가 가능하다. 그리고, 스크라이브 영역에서 회로 형성 영역을 개편화함에 의해, 개구부측면에 형성된 도체층으로부터, 반도체 장치의 외부 접속용 단자가 형성된다. 또한, 스크라이브 영역에 형성되어 있는 패드 전극은, 스크라이브에 의해 제거되어, 개편화된 반도체 장치에는 잔존하지 않는다. 따라서, 반도체 웨이퍼 및 반도체 장치의 윗면에 검사용 및 외부 접속용의 단자를 마련하기 위한 영역이 불필요하게 되고, 반도체 장치의 소형화가 가능해진다.
본 기술에 의하면, 반도체 장치 및 전자 기기의 소형화가 가능해진다. 또한, 소형화가 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 실시 형태의 반도체 장치의 구성을 도시하는 평면도.
도 2는 실시 형태의 반도체 웨이퍼의 구성을 도시하는 평면도.
도 3은 제1 실시 형태의 반도체 웨이퍼의 구성을 도시하는 도면.
도 4는 제1 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 5는 제1 실시 형태의 고체 촬상 장치 모듈의 개략 구성도.
도 6은 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 7은 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 8은 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 9는 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 10은 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 11은 제1 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 12는 제1 실시 형태의 반도체 장치의 제조 공정도.
도 13은 제2 실시 형태의 반도체 웨이퍼의 구성을 도시하는 도면.
도 14는 제2 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 15는 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 16은 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 17은 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 18은 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 19는 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 20은 제2 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 21은 제2 실시 형태의 반도체 장치의 제조 공정도.
도 22는 제3 실시 형태의 반도체 웨이퍼의 구성을 도시하는 도면.
도 23은 제3 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 24는 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 25는 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 26은 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 27은 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 28은 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 29는 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 30은 제3 실시 형태의 반도체 장치의 제조 공정도.
도 31은 제4 실시 형태의 반도체 웨이퍼의 구성을 도시하는 도면.
도 32는 제4 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 33은 제4 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 34는 제4 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 35는 제4 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 36은 제4 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 37은 제4 실시 형태의 반도체 장치의 제조 공정도.
도 38은 제5 실시 형태의 반도체 웨이퍼의 구성을 도시하는 도면.
도 39는 제5 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 40은 제5 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 41은 제5 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 42는 제5 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 43은 제5 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 공정도.
도 44는 제5 실시 형태의 반도체 장치의 제조 공정도.
도 45는 전자 기기의 구성을 도시하는 도면.
도 46은 종래의 반도체 장치의 구성을 도시하는 도면.
도 47은 제6 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 48은 제6 실시 형태의 반도체 장치의 반도체 웨이퍼의 구성을 도시하는 도면.
도 49는 제7 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 50은 제8 실시 형태의 반도체 장치의 구성을 도시하는 도면.
도 51은 제9 실시 형태의 반도체 장치의 구성을 도시하는 도면.
이하, 본 기술을 실시하기 위한 최선의 형태의 예를 설명하는데, 본 기술은 이하의 예로 한정되는 것이 아니다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 소자의 개요
2. 제1 실시 형태(반도체 장치 및 반도체 웨이퍼)
3. 제1 실시 형태(반도체 장치 및 반도체 웨이퍼의 제조 방법)
4. 제2 실시 형태(반도체 장치 및 반도체 웨이퍼)
5. 제2 실시 형태(반도체 장치 및 반도체 웨이퍼의 제조 방법)
6. 제3 실시 형태(반도체 장치 및 반도체 웨이퍼)
7. 제3 실시 형태(반도체 장치 및 반도체 웨이퍼의 제조 방법)
8. 제4 실시 형태(반도체 장치 및 반도체 웨이퍼)
9. 제4 실시 형태(반도체 장치 및 반도체 웨이퍼의 제조 방법)
10. 제5 실시 형태(반도체 장치 및 반도체 웨이퍼)
11. 제5 실시 형태(반도체 장치 및 반도체 웨이퍼의 제조 방법)
12. 제6 실시 형태(반도체 장치 및 반도체 웨이퍼)
13. 제7 실시 형태(반도체 장치 및 반도체 웨이퍼)
14. 제8 실시 형태(반도체 장치 및 반도체 웨이퍼)
15. 제9 실시 형태(반도체 장치 및 반도체 웨이퍼)
16. 제10 실시 형태(전자 기기)
<1. 고체 촬상 소자의 개요>
실시 형태의 설명에 앞서서, 반도체 장치의 개요에 관해, 고체 촬상 소자를 예로 들어 설명한다.
상술한 바와 같이, 이면 조사형의 고체 촬상 소자는, 수광면과는 반대의 표면측에 구동 회로를 마련하고 있기 때문에, 소자의 소형화가 가능하다. 또한, 입사광이 광전 변환부(수광부)에 효율 좋게 도달할 필요가 있기 때문에, 수광부를 형성하는 기판은 얇게 제작되어 있고, 지지 기판이 필요해진다. 이 때문에, 이면 조사형의 고체 촬상 소자는, 지지 기판으로서 다른 디바이스를 사용하기 쉽다는 특징을 갖고있다.
그러나, 이면 조사형의 고체 촬상 소자에서는, 윗면에 콘택트 패드가 없기 때문에, 콘택트 패드에의 액세스 방법이 과제가 된다. 그 해결 방법으로서, 특허 문헌 1에 기재되어 있는 반도체 장치의 구성을 도 46에 도시한다. 이 반도체 장치에서는, 웨이퍼(500)상에 형성된 반도체 장치의 회로 형성 영역(501)에, 복수의 연신(延伸) 결합 패드(502)가 마련되어 있다. 연신 결합 패드(502)는, 제1 결합 패드(503)와, 제2 결합 패드(504)와, 금속 연신부(505)로 이루어진다. 제1 결합 패드(503)는, 반도체 장치의 회로 형성 영역(501) 내에 배치되어 있다. 제2 결합 패드(504)는, 회로 형성 영역(501)의 외주부(506)에 배치되어 있다. 그리고, 제1 결합 패드(503)와 제2 결합 패드(504)는, 금속 연신부(505)에 의해 전기적으로 접속되어 있다.
상기 구성의 반도체 장치에서는, 웨이퍼(500)를 스크라이브 하여, 반도체 장치를 개편화하기 전에, 제2 결합 패드(504)를 이용하여 반도체 장치의 검사를 행한다. 예를 들면, 검사용 프로브를 사용한 4단자법 등의 검사를, 웨이퍼 상태의 반도체 장치의 제2 결합 패드(504)로 행한다.
그러나, 상기 반도체 장치에서는, 웨이퍼 상태에서의 검사에 이용한 제2 결합 패드(504)를 외부 접속용 단자로서 회로 형성 영역(501)의 주위에 남길 필요가 있다. 이 때문에, 회로 형성 영역(501)보다도 제2 결합 패드(504)의 분만큼 회로 형성 영역(501)이 크게 형성된다.
또한, 고체 촬상 소자 칩을 소정의 크기로 형성한 경우에는, 제2 결합 패드(504)의 분만큼, 회로 형성 영역(501)의 면적이 축소되어 버린다.
그래서 본 기술에서는, 반도체 웨이퍼의 윗면에 노출하는 패드 전극을, 반도체 웨이퍼의 스크라이브 영역에 형성한다. 그리고, 스크라이브 후에 개편화된 반도체 장치에서, 스크라이브에 의해 노출하는 반도체 기판측면에 외부 접속용 단자가 마련된다. 기판측면에 마련되는 외부 접속용 단자는, 패드 전극과 접속되어 있던 배선에 의해 반도체 장치의 구동 회로와 전기적으로 접속된다. 또한, 스크라이브 영역에 형성된 패드 전극은, 스크라이브할 때에 제거된다.
상술한 구성의 반도체 장치에서는, 스크라이브에 의해 회로 형성 영역의 외주부에 패드 전극이 남지 않는다. 또한, 외부 접속용 단자가 기판의 측면에 마련됨에 의해, 회로 형성 영역 외에 여분의 영역을 마련할 필요가 없다. 따라서, 회로 형성 영역의 면적에 영향을 주지 않고서, 반도체 장치의 소형화가 가능해진다.
<2. 제1 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
[고체 촬상 장치의 개략 구성]
도 1에, 본 기술이 적용되는 반도체 장치의 한 예로서, 3차원 구조의 이면 조사형의 고체 촬상 소자의 개략 구성을 도시한다. 이 도면에 도시하는 고체 촬상 소자(1)는, 광전 변환부가 배열 형성된 센서 기판(2)과, 이 센서 기판(2)에 대해 적층시킨 상태에서 맞붙여진 회로 기판(9)을 구비하고 있다.
센서 기판(2)은, 일방의 면을 수광면(A)으로 하고, 광전 변환부를 포함하는 복수의 화소(3)가 수광면(A)에 대해 2차원적으로 배열된 화소 영역(4)을 구비하고 있다. 화소 영역(4)에는, 복수의 화소 구동선(5)이 행방향으로 배선되고, 복수의 수직 신호선(6)이 열방향으로 배선되어 있고, 하나의 화소(3)가 1개의 화소 구동선(5)과 1개의 수직 신호선(6)에 접속되는 상태로 배치되어 있다. 이들의 각 화소(3)에는, 광전 변환부와, 전하 축적부와, 복수의 트랜지스터(이른바 MOS 트랜지스터) 및 용량 소자 등으로 구성된 화소 회로가 마련되어 있다. 또한, 화소 회로의 일부는, 수광면(A)과는 반대측의 표면측에 마련되어 있다. 또한 복수의 화소에서 화소 회로의 일부를 공유하고 있어도 좋다.
또한 센서 기판(2)은, 화소 영역(4)의 외측에 주변 영역(7)을 구비하고 있다. 이 주변 영역(7)에는 배선(도시 생략)이 마련되어 있고, 이 배선이 필요에 응하여 센서 기판(2)에 마련된 화소 구동선(5), 수직 신호선(6) 및 화소 회로, 나아가서는 회로 기판(9)에 마련된 구동 회로에 접속되어 있다.
회로 기판(9)은, 센서 기판(2)측을 향하는 일면측에, 센서 기판(2)에 마련된 각 화소(3)를 구동하기 위한 수직 구동 회로(10), 칼럼 신호 처리 회로(11), 수평 구동 회로(12) 및 시스템 제어 회로(13) 등의 구동 회로를 구비하고 있다. 이들의 구동 회로는, 센서 기판(2)측의 배선 및 화소 회로에 접속되어 있다. 또한, 센서 기판(2)의 표면측에 마련된 화소 회로도, 구동 회로의 일부이다.
[반도체 웨이퍼의 구성]
다음에, 상술한 고체 촬상 장치가 형성되는 반도체 웨이퍼의 구성에 관해 설명한다.
반도체 웨이퍼의 구성을 도 2에 도시한다. 도 2의 A는, 반도체 웨이퍼의 수광면측의 구성을 도시하는 평면도이다. 도 2의 B는, 도 2의 A에서의 B부분의 구성을 확대한 도면이다.
도 2의 A에 도시하는 바와 같이, 반도체 웨이퍼(100)는, 상술한 고체 촬상 소자를 구비하는 회로 형성 영역(101)이 복수 배열되어 있다. 그리고, 회로 형성 영역(101)의 주위에, 다이싱에 의해 제거되는 영역인, 스크라이브 영역(102)이 배치되어 있다.
각 회로 형성 영역(101)은, 도 1에 도시하는 상술한 고체 촬상 소자가 각각 형성된 영역이다. 이와 같은 회로 형성 영역(101)은, 다음에 상세히 설명하는 바와 같이, 수광면상의 전면(全面)이 절연막으로 덮여 있고, 또한 수광면과는 반대의 표면측에는 구동 회로가 마련되어 있다.
또한, 도 2의 B에 도시하는 바와 같이, 반도체 웨이퍼(100)에서, 스크라이브 영역(102)에는, 검사용의 패드 전극(103)이 마련되어 있다. 패드 전극(103)상에는, 패드 전극(103)의 표면에 노출하기 위해 마련된 개구부(104)가 마련되어 있다. 개구부(104)의 측면 및 저면에 반도체 장치의 외부 접속용 단자가 되는 도체층(105)이 마련되어 있다.
패드 전극(103)에는, 회로 형성 영역(101)으로부터 배선(106)이 접속되어 있다. 이 때문에, 배선(106)을 통하여, 패드 전극(103) 및 도체층(105)이, 회로 형성 영역(101) 내의 각종 소자나 배선 등과 전기적으로 접속된다.
또한, 도체층(105)의 하부에는, 패드 전극(103)이 있어도 없어도 좋다. 패드 전극(103)이 있는 경우에는, 개구부(104)의 저부에서 도체층(105)과 패드 전극(103)이 접속된다. 또한, 패드 전극(103)이 없는 경우에는, 개구부(104)의 측면에서 도체층(105)과 패드 전극(103)이 접속된다.
개구부(104)에 의해, 웨이퍼 상태에서 각 반도체 장치의 수광면측에, 패드 전극(103) 또는 도체층(105)이 노출된다. 이 때문에, 패드 전극(103) 또는 도체층(105)에서, 수광면(A)측부터 개구부(104)에 검사침을 삽입하고, 웨이퍼 상태에서 각 반도체 장치를 검사하는 것이 가능해진다.
도 2의 B에 도시하는 구성에서는, 개구부(104)의 면적은, 패드 전극(103)이 형성되어 있는 면적보다도 작다. 그리고, 스크라이브 영역(102)은, 회로 형성 영역(101)측에 형성되어 있는 도체층(105)보다도 외측(인접하는 회로 형성 영역(101)측)에 마련되어 있다. 이 때문에, 스크라이브 후도, 패드 전극(103)의 일부와 도체층(105)이, 개편화된 반도체 장치의 측면에 잔존한다. 그리고, 반도체 장치의 측면에 잔존하는 도체층(105)이 반도체 장치의 외부 접속용 단자가 된다.
또한, 개구부(104)의 저부에도, 개구부(104)의 측면으로부터 연속한 도체층(105)이 형성되어 있다. 개구부(104)의 저부에 있는 도체층의 대부분은, 스크라이브시에 제거되기 때문에, 개편화된 반도체 장치에는 거의 잔존하지 않는다.
또한, 개구부(104)로부터 노출된 패드 전극(103)을 제거한 후, 외부 접속용 단자를 형성하기 위한 도체층(105)이 마련되는 경우가 있다. 이 경우에는, 개구부(104)로부터 노출하지 않은 패드 전극(103)만이 잔존한다. 외부 접속용 단자를 형성하기 위한 도체층(105)은, 개구부(104)의 측면 및 저부 뿐만 아니라, 개구부(104) 내가 도체층에 의해 매입되어 있어도 좋다.
[반도체 장치 및 반도체 웨이퍼의 단면 구성]
도 3에, 본 실시 형태의 반도체 웨이퍼의 구성을 도시한다. 도 4에, 도 3에 도시하는 반도체 웨이퍼로부터 개편화되는 반도체 장치의 구성을 도시한다. 도 3 및 도 4에서는, 반도체 장치의 한 예로서 MOS형 고체 촬상 장치의 구성을 도시하고 있다. 이 MOS형 고체 촬상 장치는, 이면 조사형의 고체 촬상 장치이다.
제1 실시 형태의 반도체 웨이퍼(100)는, 도 3에 도시하는 바와 같이, 센서 기판(2)과 회로 기판(9)을 적층시킨 상태에서 맞붙여진 3차원 구조의 반도체 웨이퍼이다. 또한 평면시(平面視)로는, 회로 형성 영역(101)과 스크라이브 영역(102)으로 구성되어 있다. 또한, 고체 촬상 소자를 구비하는 회로 형성 영역(101)은 화소 영역(4)과 주변 영역(7)으로 구성되어 있다.
센서 기판(2)의 회로 기판(9)과 대향하는 측의 면상에는, 배선층(2a)과, 배선층(2a)을 덮는 보호막(2b)이 마련되어 있다. 회로 기판(9)의 표면측, 즉 센서 기판(2)측과 대향하는 면상에는, 배선층(9a)과, 배선층(9a)을 덮는 보호막(9b)이 마련되어 있다.
또한, 회로 기판(9)의 이면측에는, 보호막(9c)이 마련되어 있다. 이들의 센서 기판(2)과 회로 기판(9)은, 보호막(2b)과 보호막(9b)으로 맞붙어져 있다.
센서 기판(2)의 이면측 즉 수광면(A)상에는, 반사 방지막(41), 계면준위 억제막(42), 에칭 스톱막(43), 배선홈 형성막(44), 배선(45), 캡막(46) 및 차광막(47)이 마련되어 있다. 또한 차광막(47)상에는, 투명 보호막(48), 컬러 필터(49) 및 온 칩 렌즈(59)가 이 순서로 적층되어 있다.
이상과 같은 구성의 반도체 웨이퍼(100)에서, 패드 전극(103)이, 회로 형성 영역(101)으로부터 스크라이브 영역(102)에 걸친 배선층(9a)에 마련되어 있다. 패드 전극(103)은, 회로 형성 영역(101)의 배선층(9a)으로부터 연설(延設)된 구동 회로의 배선(106)과 접속되어 있다. 패드 전극(103)은, 배선(106)과 접속하는 부분이 회로 형성 영역(101) 내에 배치되고, 그 밖의 대부분이 스크라이브 영역(102)에 배치되어 있다.
또한, 패드 전극(103)상에는 개구부(104)가 마련되어 있다. 개구부(104)는, 패드 전극(103)상에 배치된 각 배선층(2a, 9a) 및 센서 기판(2) 등이 제거되어 형성되어 있다. 그리고, 개구부(104)의 측면 및 패드 전극(103)상을 덮고서, 외부 접속용 단자를 형성하기 위한 도체층(105)이 마련되어 있다.
센서 기판(2)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박형화한 것이다. 이 센서 기판(2)에서의 각 회로 형성 영역(101) 내의 화소 영역(4)에는, 수광면(A)에 따라 복수의 광전 변환부(20)가 배열 형성되어 있다. 각 광전 변환부(20)는, 예를 들면 n형 확산층과 p형 확산층과의 적층 구조로 구성되어 있다. 또한, 광전 변환부(20)는 화소마다 마련되어 있고, 도면에서는 1화소분의 단면을 도시하고 있다.
또한, 센서 기판(2)의 회로 형성 영역(101)에서 수광면(A)과는 반대의 표면측에는, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 트랜지스터(Tr)의 소스/드레인(21), 또한 도시하지 않은 불순물층 및 소자 분리(22) 등이 마련되어 있다.
또한, 센서 기판(2)의 회로 형성 영역(101)에서, 화소 영역(4)의 외측의 주변 영역(7)에는, 센서 기판(2)을 관통하는 관통 전극(23)이 마련되어 있다. 이 관통 전극(23)은, 센서 기판(2)을 관통하여 형성된 접속 구멍 내에, 분리 절연막(24)을 통하여 매입된 도전성 재료에 의해 구성되어 있다.
회로 형성 영역(101)의 배선층(2a)은, 센서 기판(2)과의 계면측에, 게이트 절연막을 통하여 형성된 전송 게이트(TG) 및 트랜지스터(Tr)의 게이트 전극(25), 또한 도시하지 않은 다른 전극을 갖고 있다. 또한, 이들의 전송 게이트(TG) 및 게이트 전극(25)은, 층간 절연막(26)으로 덮여 있다. 이 층간 절연막(26)에 마련된 홈 패턴 내에는, 예를 들면, 구리(Cu)를 이용한 배선(27)이 마련되어 있다. 복수의 층간 절연막(26)과 배선(27)에 의한 다층 배선층이 형성되어 있다. 이들의 배선(27)은, 비어에 의해 상호간에 접속되고, 또한, 일부가 소스/드레인(21), 전송 게이트(TG), 나아가서는 게이트 전극(25)에 접속된 구성으로 되어 있다. 또한, 배선(27)에는, 센서 기판(2)에 마련된 관통 전극(23)도 접속되고, 트랜지스터(Tr) 및 배선(27) 등에 의해 화소 회로가 구성되어 있다.
이상과 같은 배선(27)이 형성된 층간 절연막(26)상에, 절연성의 보호막(2b)이 마련되고, 이 보호막(2b) 표면에서 센서 기판(2)이 회로 기판(9)에 맞붙어져 있다.
회로 기판(9)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박형화한 것이다. 이 회로 기판(9)의 회로 형성 영역(101)에서, 센서 기판(2)측을 향하는 표면층에는, 트랜지스터(Tr)의 소스/드레인(31), 나아가서는 도시하지 않은 불순물층 및 소자 분리(32) 등이 마련되어 있다.
회로 기판(9)의 표면상에 마련된 배선층(9a)의 회로 형성 영역(101)은, 회로 기판(9)과의 계면측에, 게이트 절연막을 통하여 마련된 게이트 전극(35) 및 도시하지 않은 다른 전극을 갖고 있다. 이들의 게이트 전극(35) 및 다른 전극은, 층간 절연막(36)으로 덮여 있다. 이 층간 절연막(36)에 마련된 홈 패턴 내에는 예를 들면 구리(Cu)를 이용한 배선(37)이 다층 배선으로서 마련되어 있다. 이들의 배선(37)은, 비어에 의해 상호간에 접속되고, 또한 일부가 소스/드레인(31)이나 게이트 전극(35)에 접속되어 있다.
또한, 회로 기판(9)의 센서 기판(2)과의 맞붙임면측에는, 알루미늄 등으로 이루어지는 배선(38)이 마련되어 있다. 스크라이브 영역(102)에 배치된 배선(38)이 패드 전극(103)이 된다. 이와 같은 배선(38)은, 비어에 의해 배선(37)과 접속되어 있다. 층간 절연막(36)의 표면은 배선(38)에 응한 요철 형상을 가지며, 이 요철 표면을 덮고서 평탄화막(39)이 마련되어 있다. 평탄화막(39)에 의해 회로 기판(9)의 맞붙임면이 평탄면으로 되어 있다.
평탄화막(39)상에는 절연성의 보호막(9b)이 마련되고, 이 보호막(9b) 표면에서 회로 기판(9)이 센서 기판(2)에 맞붙어져 있다. 또한, 회로 기판(9)에서, 배선층(9a)이 마련된 표면측과는 반대의 이면측에는, 회로 기판(9)을 덮는 보호막(9c)이 마련되어 있다.
회로 형성 영역(101)의 주변 영역(7)에서는, 센서 기판(2)의 수광면(A)상에, 수광면(A)측부터 차례로, 반사 방지막(41), 계면준위 억제막(42), 에칭 스톱막(43) 및 배선홈 형성막(44)이 마련되어 있다. 또한, 배선홈 형성막(44) 내에 배선(45)이 마련되고, 이 배선(45)을 덮고서 캡막(46)이 마련되어 있다.
회로 형성 영역(101)의 화소 영역(4)에서는, 센서 기판(2)의 수광면(A)상에, 반사 방지막(41), 계면준위 억제막(42) 및 차광막(47)이 마련되어 있다.
스크라이브 영역(102)에서는, 센서 기판(2)의 수광면(A)상에, 반사 방지막(41) 및 계면준위 억제막(42)이 마련되어 있다.
또한, 주변 영역(7)에서 센서 기판(2) 내에 절연부(107)가 마련되어 있다. 절연부(107)는, 센서 기판(2) 내에 구성된 각종 능동 소자나, 센서 기판(2) 내를 관통하는 배선 등으로 이루어지는 회로보다도 외주측에 마련되어 있다. 절연부(107)는, 센서 기판(2) 내에 형성된 각종 능동 소자와, 도체층(105)과의 전기적인 접속을 절연하기 위해 마련되어 있다. 이 때문에, 센서 기판(2)의 두께 방향의 전체에 형성되어 있다. 또한, 센서 기판(2)의 주변 영역(7)에서, 센서 기판(2)의 주위를 둘러싸도록 연속해서 형성되어 있다.
이상과 같은 구성에서는, 각 층이 다음과 같은 재료로 구성된다. 반사 방지막(41)은, 예를 들면 산화하프늄(HfO2), 산화탄탈(Ta2O5), 또는, 질화실리콘 등, 산화실리콘보다도 고굴절율의 절연성 재료를 이용하여 구성된다. 계면준위 억제막(42)은, 예를 들면 산화실리콘(SiO2)을 이용하여 구성된다. 에칭 스톱막(43)은, 상층의 배선홈 형성막(44)을 구성하는 재료에 대해 에칭 선택비가 낮게 억제되는 재료가 이용되고, 예를 들면 질화실리콘(SiN)을 이용하여 구성된다. 배선홈 형성막(44)은, 예를 들면 산화실리콘(SiO2)을 이용하여 구성된다. 캡막(46)은, 예를 들면 질화실리콘(SiN)을 이용하여 구성된다.
배선(45)은, 회로 형성 영역(101)의 주변 영역(7)에서 수광면(A)상에서, 배선홈 형성막(44)에 매입되고 마련되어 있다. 이 배선(45)은, 관통 전극(23)과 일체로 매입되고 형성된 것이고, 관통 전극(23) 사이를 접속한다. 배선(45)의 상부는, 캡막(46)으로 덮여 있다.
관통 전극(23)은, 회로 형성 영역(101)의 주변 영역(7)에서, 수광면(A)상의 배선(45)으로부터 에칭 스톱막(43), 계면준위 억제막(42) 및 반사 방지막(41)을 관통하고, 또한 센서 기판(2)을 관통하고, 배선층(2a)에 달하여 마련되어 있다. 이 관통 전극(23)은 복수 있고, 센서 기판(2)의 배선(27) 및 회로 기판(9)의 배선(38), 또는, 배선(37)에 접속되어 있다.
이와 같은 배선(45) 및 관통 전극(23)은, 배선홈 형성막(44)에 형성된 배선홈과 그 저부의 접속 구멍의 내벽을 연속적으로 덮는 분리 절연막(24)을 통하여, 이들의 배선홈 및 접속 구멍에 구리(Cu)를 매입하여 일체로 구성된다. 여기서 배선홈의 부분이 배선(45)에 상당하고, 접속 구멍의 부분이 관통 전극(23)에 상당한다. 또한 분리 절연막(24)은, 예를 들면 질화실리콘(SiN)과 같은 구리(Cu)의 확산 방지 기능을 갖는 재료를 이용하여 구성된다. 이와 같이, 관통 전극(23) 사이를 배선(45)으로 접속함에 의해, 관통 전극(23)이 각각 접속하고 있는 센서 기판(2)의 배선(27)과, 회로 기판(9)의 배선(38), 또는, 배선(37)과의 사이를 전기적으로 접속한다. 즉, 센서 기판(2)의 구동 회로와 회로 기판(9)의 구동 회로가 접속된다.
차광막(47)은, 회로 형성 영역(101)의 화소 영역(4)에서, 수광면(A)상의 계면준위 억제막(42)의 상부에 마련되고, 각 광전 변환부(20)에 대응하는 복수의 수광 개구(47a)를 구비하고 있다. 이와 같은 차광막(47)은, 알루미늄(Al)이나 텅스텐(W)과 같은 차광성에 우수한 도전성 재료를 이용하여 구성되고, 개구(47b)에서 센서 기판(2)에 대해 접지된 상태로 마련되어 있다.
투명 보호막(48)은, 수광면(A)상의 캡막(46) 및 차광막(47)을 덮는 상태로, 회로 형성 영역(101) 및 스크라이브 영역(102)에 마련되어 있다. 이 투명 보호막(48)은, 절연성 재료로 이루어지고, 예를 들면 아크릴 수지 등을 이용하여 구성된다.
회로 형성 영역(101)의 화소 영역(4)에서, 또한 투명 보호막(48)상에, 각 광전 변환부(20)에 대응하는 컬러 필터(49) 및 온 칩 렌즈(59)가 마련되어 있다. 컬러 필터(49)는, 각 광전 변환부(20)에 대응하는 각 색으로 구성되어 있다. 각 색의 컬러 필터(49)의 배열이 한정되는 일은 없다. 온 칩 렌즈(59)는, 각 광전 변환부(20)에 입사광이 집광되도록 구성되어 있다.
한편, 회로 형성 영역(101)의 주변 영역(7) 및 스크라이브 영역(102)에서는, 온 칩 렌즈(59)와 일체인 렌즈 재료층(121)이, 투명 보호막(48)상에 마련되어 있다.
패드 전극(103)은, 회로 형성 영역(101)으로부터 스크라이브 영역(102)에 걸쳐서 마련된 배선(38)의 일부이다. 또한, 회로 형성 영역(101)의 구동 회로를 구성하는 배선(106)이 비어에 의해 패드 전극(103)과 접속되어 있다.
개구부(104)는, 패드 전극(103)상에 마련되고, 수광면(A)측부터 패드 전극(103)까지를 개구한다. 즉, 개구부(104)는, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2), 층간 절연막(26), 보호막(2b), 보호막(9b), 평탄화막(39) 및 층간 절연막(36)을 파내려간 개구이다. 또한, 개구부(104)가 관통하는 배선층(2a)의 스크라이브 영역(102)에는, 고체 촬상 소자를 구성하는 배선(27)은 마련되어 있지 않는다.
개구부(104) 내에는, 반도체 장치의 외부 접속용 단자가 되는 도체층(105)이 마련되어 있다. 도체층(105)은, 개구부(104)의 측면 및 저면에 마련되어 있다. 그리고, 개구부(104)의 저면에서, 도체층(105)이 패드 전극(103)에 접속되어 있다. 이 때문에, 도체층(105)이 패드 전극(103)을 통하여, 구동 회로의 배선(106)과 전기적으로 접속되어 있다.
또한, 개구부(104) 내에서, 회로 형성 영역(101)측에 형성되어 있는 도체층(105)보다도, 회로 형성 영역(101)의 외주측에 스크라이브 영역(102)이 마련되어 있다. 이 때문에, 스크라이브 후에 개편화된 반도체 장치의 측면에, 회로 형성 영역(101)측에 형성되어 있는 도체층(105)이 잔존한다. 이 잔존하는 도체층(105)이, 반도체 장치의 외부 접속용 단자가 된다.
개구부(104)의 측면의 도체층(105)은, 센서 기판(2)의 수광면(A)과 같은 높이까지 형성되어 있다. 다이싱 개편화된 반도체 장치에서, 반도체 장치의 윗면까지 도체층(105)이 형성되어 있으면, 윗면의 도체층(105)과 외부 기기와의 접촉에 의한 문제가 일어날 가능성이 있다. 이 때문에, 윗면보다도 낮은 위치까지 도체층(105)을 마련한다.
도 4에 도시하는 반도체 장치(110)에서는, 스크라이브 후에 개편화된 상태를 나타내고 있다. 도 3에 도시하는 반도체 웨이퍼(100)에서는, 패드 전극(103)과 도체층(105)이, 인접하는 회로 형성 영역(101)끼리의 사이에 형성되어 있다. 이 때문에, 스크라이브 영역(102)에 형성되어 있던, 회로 기판(9) 및 배선층(9a) 및 패드 전극(103) 및 도체층(105)이 제거되어 있다. 그리고, 스크라이브에 의해 노출된 반도체 장치의 측면에 잔존하는 도체층으로부터, 반도체 장치(110)의 외부 접속용 단자(108)가 형성된다. 도 4에서는, 반도체 장치(110)의 외부 접속용 단자(108)에, 외부 기기의 콘택트 치구(治具)(109)가 접속되어 있다.
도 5에, 상술한 반도체 장치(110)가 탑재된 반도체 모듈의 한 예로서, 고체 촬상 장치 모듈의 개략 구성을 도시한다.
도 5에 도시하는 반도체 모듈은, 반도체 장치(110)가 실장 기판(111)상에 배치되어 있다. 그리고, 반도체 장치(110)의 측면에, 콘택트 치구(109)가 접속되고, 반도체 장치(110)가 세라믹 패키지 등으로 이루어지는 패키지 기판(112) 내에 탑재되어 있다.
또한, 패키지 기판(112)상에, 반도체 장치(110)를 덮는 커버 유리(113)가 마련되어 있다. 또한, 반도체 모듈상에, 렌즈(114)가 마련되어 있다.
반도체 장치(110)의 측면에 외부 접속용 단자가 마련됨에 의해, 반도체 모듈의 박형화가 가능해진다.
예를 들면, 일반적인 반도체 장치와 같이, 반도체 장치의 윗면에 외부 접속용 단자가 있으면, 반도체 장치상에 패키지 기판이 접속된다. 이 때문에, 지지 기판, 반도체 장치 및 패키지 기판이 적층된 구성으로 된다. 따라서, 반도체 모듈의 두께가, 지지 기판과 반도체 장치와 패키지 기판과의 합계의 두께가 된다.
이에 대해, 도 5에 도시하는 바와 같이, 반도체 장치(110)의 측면에 외부 접속용 단자가 마련되어 있으면, 반도체 장치(110)의 측면에 패키지 기판(112)이 접속된다. 이 때문에, 반도체 장치(110)가 패키지 기판(112) 내에 배치된다. 따라서, 지지 기판과 패키지 기판과의 합계의 두께가 반도체 모듈의 두께가 되고, 반도체 모듈의 박형화가 가능해진다.
<3. 제1 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법>
다음에, 상술한 도 3 및 도 4에 도시하는 제1 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법에 관해 설명한다.
우선, 도 6에 도시하는 바와 같이, 센서 기판(2)에 설정한 각 회로 형성 영역(101)의 화소 영역(4)에, 복수의 광전 변환부(20)를 배열 형성함과 함께, 센서 기판(2)에 소스/드레인(21) 및 플로팅 디퓨전(FD) 다른 불순물층이나 소자 분리(22)를 형성한다.
또한, 센서 기판(2)의 소정의 위치에, 절연부(107)를 형성한다. 절연부(107)는, 예를 들면 센서 기판(2)을 소정의 깊이까지 파고들어간 후, 산화실리콘을 매입함에 의해 형성한다.
그리고, 센서 기판(2)의 표면상에 전송 게이트(TG) 및 게이트 전극(25)을 형성하고, 또한 층간 절연막(26)과 함께 배선(27)을 형성하고 배선층(2a)을 마련하고, 이 배선층(2a)의 상부를 보호막(2b)으로 덮는다.
또한, 회로 기판(9)의 각 회로 형성 영역(101)에, 소스/드레인(31) 다른 불순물층이나 소자 분리(32)를 형성한다. 그리고, 회로 기판(9)의 표면상에 게이트 전극(35)을 형성하고, 층간 절연막(36)과 함께 배선(37)을 형성한다.
계속해서, 비어에 의해 배선(37)과 접속되는 배선(38)을 형성하고, 이것을 층간 절연막(36)으로 덮는다. 이 때, 스크라이브 영역(102)에서, 이 배선(38)의 일부가 패드 전극(103)이 된다. 또한, 패드 전극(103)은, 스크라이브 영역(102)까지 연설된 배선(106)이 접속된 상태로 마련된다. 그 후, 요철 표면의 층간 절연막(36)상을 평탄화막(39)으로 덮고, 또한 표면을 평탄화하고 배선층(9a)을 마련하고, 이 배선층(9a)의 상부를 보호막(9b)으로 덮는다.
다음에, 센서 기판(2)과 회로 기판(9)을, 보호막(2b)과 보호막(9b)을 대향시켜서 맞붙인다. 맞붙임의 종료 후에는, 필요에 응하여 센서 기판(2)의 수광면(A)측을 박형화한다.
이상의 센서 기판(2)의 제작, 회로 기판(9)의 제작 및 센서 기판(2)과 회로 기판(9)과의 맞붙임 공정은, 종래 공지의 방법에 의해 행할 수 있다.
다음에, 센서 기판(2)의 수광면(A)상에, 반사 방지막(41), 계면준위 억제막(42), 에칭 스톱막(43), 및 배선홈 형성막(44)을 이 순서로 적층 성막한다. 계속해서, 회로 형성 영역(101)의 주변 영역(7)에서, 배선홈 형성막(44)에 배선홈을 형성하고, 그 저부에 센서 기판(2)을 관통하는 각 깊이의 접속 구멍을 형성한다. 다음에, 배선홈 및 접속 구멍의 내벽을 덮는 상태로 분리 절연막(24)을 형성하고, 또한 각 접속 구멍의 저부에 배선(27) 또는 배선(38)을 노출시킨 후, 예를 들면 구리로 이루어지는 도전성 재료에 의해 배선홈 및 접속 구멍을 일체로 매입한다. 이상에 의해, 배선(27) 또는 배선(38)에 접속된 복수의 관통 전극(23), 및 이 관통 전극(23) 사이를 접속하는 배선(45)을 형성한다. 그 후, 배선(45) 및 배선홈 형성막(44)상을 덮는 상태로, 배선(45)을 구성하는 구리(Cu)에 대한 확산 방지 효과를 갖는 캡막(46)을 성막한다.
다음에, 회로 형성 영역(101)의 화소 영역(4) 및 스크라이브 영역(102)에서, 캡막(46), 배선홈 형성막(44), 및 에칭 스톱막(43)을 제거하고, 수광면(A)상에 반사 방지막(41) 및 계면준위 억제막(42)의 2층을 남긴다.
그 후, 회로 형성 영역(101)의 화소 영역(4)에서, 수광면(A)상의 광전 변환부(20)의 상방을 피한 위치에 있어서, 반사 방지막(41) 및 계면준위 억제막(42)의 2층에 개구(47b)를 형성하고, 센서 기판(2)을 노출시킨다. 다음에, 회로 형성 영역(101)의 화소 영역(4)에서 수광면(A)상에, 개구(47b)를 통하여 센서 기판(2)에 접지된 차광막(47)을 패턴 형성한다. 이 때, 차광막(47)은, 알루미늄(Al)이나 텅스텐(W)과 같은 차광성을 갖는 도전성 재료막을 이용하여 성막되고, 광전 변환부(20)에 대응하는 수광 개구(47a)를 갖도록 패턴 형성된다.
이 후, 회로 형성 영역(101) 및 스크라이브 영역(102), 즉 수광면(A)상의 전면에, 차광막(47) 및 캡막(46)을 덮는 상태로 광투과성을 갖는 재료로 이루어지는 투명 보호막(48)을 성막한다. 이 때, 스핀 코트법과 같은 도포법에 의해, 투명 보호막(48)의 성막을 행한다. 계속해서, 회로 형성 영역(101)의 화소 영역(4)에서 투명 보호막(48)상에, 광전 변환부(20)에 대응하는 각 색의 컬러 필터(49)를 형성한다. 또한, 이 투명 보호막(48) 및 컬러 필터(49)상에, 렌즈 재료층(121)을 형성한다.
다음에, 도 6에 도시하는 바와 같이, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)에서, 수광면(A)측에 패드 전극(103)을 노출시키는 개구부(104)를 형성한다. 이 때, 레지스트 패턴을 마스크로 하여, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2), 층간 절연막(26), 보호막(2b), 보호막(9b), 및 평탄화막(39)을 차례로 에칭 제거한다. 계속해서, 층간 절연막(36)을 에칭하여, 패드 전극(103)을 노출시켜서 에칭을 종료하고, 개구부(104)를 완성시킨다.
다음에, 도 7에 도시하는 바와 같이, 반도체 웨이퍼(100)의 전면에 도체층(105A)을 형성한다. 이 때, 개구부(104) 내에도, 측면과 저면에 도체층(105A)을 형성한다. 그리고, 패드 전극(103)과 도체층(105A)이 전기적으로 접속된다.
그리고, 도 8에 도시하는 바와 같이, 개구부(104) 내에 레지스트층(122)을 형성한다. 레지스트층(122)은, 반도체 웨이퍼(100)상에 형성한 도체층(105A)을 잔존시키는 위치에 레지스트층(122)의 패턴을 형성한다.
다음에, 도 9에 도시하는 바와 같이, 레지스트층(122)을 패턴 마스크로 하여, 도체층(105A)을 드라이 에칭, 또는, 웨트 에칭을 이용하여 제거한다. 에칭에 의해, 레지스트층(122)이 형성되어 있는 개구부(104)의 저부의 도체층(105)이 잔존한다. 또한, 에칭의 시간을 조정함에 의해, 렌즈 재료층(121)상에 형성되어 있는 도체층(105A)을 에칭한 후, 또한, 개구부(104)의 측면에 형성되어 있는 도체층(105A)을, 소정 깊이까지 에칭한다. 예를 들면, 센서 기판(2)의 수광면의 깊이까지 도체층을 제거한다.
다음에, 도 10에 도시하는 바와 같이, 개구부(104) 내의 레지스트층을 제거한다. 이에 의해, 개구부(104) 내에 형성된 도체층(105)을 노출한다. 또한, CMP법 등을 이용하여, 렌즈 재료층(121)의 표면을 평활화한다.
그리고, 도 11에 도시하는 바와 같이, 평활화한 렌즈 재료층(121)으로부터, 광전 변환부(20)에 대응하는 온 칩 렌즈(59)를 형성한다. 이 온 칩 렌즈(59)를 형성할 때, 회로 형성 영역(101)의 주변 영역(7) 및 스크라이브 영역(102)에서 투명 보호막(48)상에, 온 칩 렌즈(59)와 일체인 렌즈 재료층(121)이 잔존한다.
또한, 회로 기판(9)의 노출면을 연마함으로써 회로 기판(9)을 박형화한다. 그리고, 회로 기판(9)의 이면상에 보호막(9c)을 형성한다.
다음에, 수광면(A)측부터 개구부(104)에 검사침을 삽입하고, 패드 전극(103)상에 형성된 도체층(105)을 이용하여 프로브 검사를 행한다. 이와 같이 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행한다.
다음에, 도 12에 도시하는 바와 같이, 상술한 프로브 검사 후, 다이싱에 의해 웨이퍼의 스크라이브 영역(102)을 제거하고, 회로 형성 영역(101)을 개편화하여 반도체 장치(110)를 제작한다. 이 다이싱에 의해, 스크라이브 영역(102)에 마련되어 있던, 패드 전극(103), 도체층(105) 및 회로 기판(9)이 제거된다. 그리고, 반도체 장치(110)의 측면에 잔존하는 도체층(105)으로부터, 반도체 장치(110)의 외부 접속용 단자(108)가 형성된다. 또한, 패드 전극(103)은, 다이싱에 의해 절단되고, 배선층(9a) 내에 배치되어 있던 부분만이 반도체 장치(110)에 잔존한다.
상술한 공정에 의해, 반도체 장치(110)를 제작할 수 있다. 그리고, 제작된 반도체 장치(110) 중, 상술한 프로브 검사에서 합격한 것만을 사용하여, 다음의 조립 공정으로 진행한다. 조립 공정에 의해, 반도체 장치(110)의 측면의 외부 접속용 단자(108)를 외부 기기에 접속하고, 상술한 도 5에 도시하는 바와 같은 반도체 모듈을 구성한다.
상술한 반도체 웨이퍼 및 반도체 장치에 의하면, 스크라이브 영역상에 검사용의 패드 전극이 형성되고, 이 패드 전극을 노출하기 위한 개구부가 반도체 웨이퍼의 윗면에서 마련된다. 그리고, 개구부의 저면 및 측면에 도체층이 형성된다.
또한, 개구부 내의 회로 형성 영역측의 도체층을 남기고, 개구부에서 다이싱함에 의해, 스크라이브 후에 개편화된 반도체 장치의 측면에, 도체층으로 이루어지는 외부 접속용 단자가 형성된다.
이와 같이, 웨이퍼 상태에서, 개구부로부터 윗면에 패드 전극과 접속하는 도체층이 노출하기 때문에, 반도체 장치의 검사가 용이해진다.
또한, 스크라이브에 의해, 반도체 장치의 측면에 외부 접속용 단자가 형성되기 때문에, 반도체 장치의 윗면에 단자를 마련하기 위한 영역이 불필요하게 되고, 반도체 칩 내에서의 회로 형성 영역의 면적 비율을 올릴 수 있다.
<4. 제2 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제2 실시 형태에 관해 설명한다. 제2 실시 형태는, 제1 실시 형태로부터 반도체 장치의 외부 접속용 단자에 관한 구성만이 변경되어 있다. 이 때문에, 이하의 제2 실시 형태의 설명에서는, 상술한 제1 실시 형태와 다른 구성만을 설명하고, 회로 형성 영역에 형성되는 각 구성에 관해, 제1 실시 형태와 같은 구성의 설명을 생략한다.
도 13에 반도체 웨이퍼의 구성을 도시한다. 또한, 도 14에 반도체 장치의 구성을 도시한다.
도 13에 도시하는 반도체 웨이퍼(100)는, 상술한 제1 실시 형태의 반도체 웨이퍼로부터, 개구부(104) 내에 형성된 도체층이 제거되는 상태이다. 이 상태의 반도체 웨이퍼(100)에서는, 검사용의 패드 전극(103)이 개구부(104)에 의해 반도체 웨이퍼(100)의 수광면(A)측에 노출되어 있다. 이 때문에, 수광면(A)측부터 검사침을 삽입하여, 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행할 수가 있다.
또한, 반도체 웨이퍼(100)에서는, 회로 기판(9)에 절연부(123)가 형성되어 있다. 절연부(123)는, 회로 기판(9) 내에 구성된 각종 능동 소자나, 센서 기판(2) 내를 관통하는 배선 등으로 이루어지는 회로보다도 외주측에 마련되어 있다. 절연부(123)는, 반도체 장치를 형성하는 공정에서, 회로 기판(9)이 박형화되는 두께 이상의 깊이까지 형성된다. 예를 들면, 100㎛ 정도까지 형성된다. 절연부(123)는, 회로 기판(9)의 주변 영역(7)에서, 회로 기판(9)의 주위를 둘러싸도록 연속해서 형성되어 있다.
도 14에 도시하는 반도체 장치(110)는, 도 13에 도시하는 반도체 웨이퍼(100)의 스크라이브 후에 회로 형성 영역을 개편화한 상태이다.
반도체 장치(110)는, 반도체 장치(110)의 측면에 외부 접속용 단자(124)를 구비한다. 외부 접속용 단자(124)는 반도체 장치(110)의 측면에서, 센서 기판(2)의 수광면(A)으로부터, 회로 기판(9) 내까지 연속해서 형성되어 있다. 또한, 외부 접속용 단자(124)는, 개구부(126)의 측면에서 노출되어 있는 패드 전극(103)과 접속되어 있다.
외부 접속용 단자(124)는, 바람직하게는, 접속 면적이 커지도록. 회로 기판(9)의 이면측의 근처까지 형성되는 것이 바람직하다. 단, 예기하지 않은 외부와의 접촉을 피하기 위해, 이면까지 완전하게 덮지 않고, 이면측의 단부에 회로 기판(9)을 남기는 것이 바람직하다.
또한, 도 13에 도시하는 반도체 웨이퍼는, 웨이퍼 상태에서 반도체 장치를 검사한 검사시의 상태이다. 이 때문에, 상술한 반도체 웨이퍼(100)에서는, 외부 접속용 단자(124)를 구성하는 도체층이 형성되어 있지 않다. 이 도체층은, 웨이퍼 상태에서의 검사 후의 반도체 웨이퍼(100)에서, 개구부(104)를 회로 기판(9)까지 깊이 파고, 깊이 판 후의 개구부 내에 형성된다. 이 반도체 장치(110)의 외부 접속용 단자가 되는 도체층이 형성된 상태의, 다이싱 전의 반도체 웨이퍼(100)의 구성은, 이하의 제조 방법의 설명에서 도시한다.
<5. 제2 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법>
다음에, 상술한 도 13 및 도 14에 도시하는 반도체 장치 및 반도체 웨이퍼의 제조 방법에 관해 설명한다.
또한, 제2 실시 형태의 제조 방법은, 수광면(A)측에 검사용의 패드 전극(103)을 노출하기 위한 개구부(104)를 형성하는 공정까지는, 회로 기판(9)에 절연부(123)를 형성하는 공정이 더하여지는 이외, 상술한 제1 실시 형태와 마찬가지이다. 이 때문에, 제1 실시 형태와 같은 설명을 생략한다.
센서 기판(2)을 상술한 제1 실시 형태와 같은 방법에 의해 형성한다. 센서 기판(2)상에 형성한 배선층(2a) 및 보호막(2b)도 마찬가지로 형성한다.
그리고, 제1 실시 형태와 마찬가지로, 회로 기판(9)의 각 회로 형성 영역(101)에, 소스/드레인(31) 다른 불순물층이나 소자 분리(32)를 형성한다. 또한, 회로 기판(9)의 소정의 위치에, 절연부(123)를 형성한다. 절연부(123)는, 예를 들면 회로 기판(9)을 소정의 깊이까지 파고들어간 후, 산화실리콘을 매입함에 의해 형성한다.
그리고, 회로 기판(9)상에 배선층(9a) 및 보호막(9b)을 마찬가지로 형성한다.
다음에, 센서 기판(2)과 회로 기판(9)을, 보호막(2b)과 보호막(9b)을 대향시켜서 맞붙인다. 맞붙임의 종료 후에는, 필요에 응하여 센서 기판(2)의 수광면(A)측을 박형화한다. 그리고, 제1 실시 형태와 마찬가지로, 센서 기판(2)을 관통하는 관통 전극(23) 및 이 관통 전극(23) 사이를 접속하는 배선(45)을 형성한다. 또한, 차광막(47), 투명 보호막(48), 컬러 필터(49) 및 온 칩 렌즈(59)를 형성한다.
다음에, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)에서, 수광면(A)측에 검사용의 패드 전극(103)을 노출시키는 개구부(104)를 형성한다. 이 때, 레지스트 패턴을 마스크로 하여, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2), 층간 절연막(26), 보호막(2b), 보호막(9b), 및 평탄화막(39)을 차례로 에칭 제거한다. 계속해서, 층간 절연막(36)을 에칭하여, 패드 전극(103)을 노출시켜서 에칭을 종료하고, 개구부(104)를 완성시킨다.
이상의 공정에 의해, 상술한 도 13에 도시하는 검사 공정시의 반도체 웨이퍼를 형성한다.
다음에, 수광면(A)측부터 개구부(104)에 검사침을 삽입하고, 패드 전극(103)을 이용하여 프로브 검사를 행한다. 이와 같이 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행한다.
다음에, 도 15에 도시하는 바와 같이, 렌즈 재료층(121)상에 레지스트층(125)을 형성한다. 레지스트층(125)은, 반도체 웨이퍼(100)에서, 개구부(104) 이외의 영역을 덮도록 형성한다.
그리고, 레지스트층(125)을 마스크로 하여 개구부(104)를 더욱 깊게 파들어간다. 이 때, 개구부(104)에 노출하는 패드 전극(103)과, 배선층(9a) 및 회로 기판(9)을, 웨트 에칭 또는 드라이 에칭에 의해 제거한다. 이에 의해, 도 16에 도시하는 바와 같이, 검사시보다도 깊게 파진 개구부(126)를 형성한다. 또한, 개구부(126)의 형성 후, 레지스트층(125)을 제거한다.
개구부(126)의 형성에 의해 개구부(104)로부터 노출되어 있던 패드 전극(103)이 제거된다. 그리고, 배선층(9a)에 매입되고, 개구부(104)로부터 노출되지 않는 패드 전극(103)이 회로 형성 영역(101)에 잔존한다. 이 잔존한 패드 전극(103)이, 개구부(126)의 측면에서 노출한다.
다음에, 도 17에 도시하는 바와 같이, 반도체 웨이퍼(100)의 전면에 도체층(124A)을 형성한다. 이 때, 개구부(126) 내에도, 측면과 저면에 도체층(124A)이 형성된다. 이 때, 회로 형성 영역(101)에 잔존하는 패드 전극(103)과 도체층(124A)이 전기적으로 접속된다. 그리고, 도 18에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로 개구부(126) 내에 레지스트층을 형성하고, 도체층(124A)을 드라이 에칭, 또는, 웨트 에칭을 이용하여 제거한다. 에칭에 의해, 개구부(126)의 저부와 측면에 도체층(124A)이 잔존한다. 또한, 도체층(124A)을 에칭한 후, 투명 보호막(48), 컬러 필터(49), 렌즈 재료층(121) 및 온 칩 렌즈(59)를 제거한다.
도체층(124A)은 직접 렌즈 재료층(121)상에 형성되어 있다. 이 때문에, 온 칩 렌즈(59)나 렌즈 재료층(121)에 손상을 주지 않고서 도체층(124A)을 제거하는 것은 곤란하다. 이 때문에, 손상을 받은 온 칩 렌즈(59)나 컬러 필터(49) 등을 제거한다.
또한, 개구부(104) 측면에 형성된 도체층(124A)은, 센서 기판(2)의 이면측의 제거한 막의 하면측과 같은 높이까지 에칭한다. 즉, 도 18에서는, 센서 기판(2)의 이면에 형성된 계면준위 억제막(42)과 같은 높이까지 에칭한다.
다음에, 도 19에 도시하는 바와 같이, 도체층(124A)을 형성하는 공정에서 제거되는 온 칩 렌즈(59)나 컬러 필터(49) 등의 광학 부재를 재차 형성한다. 여기서의 제조 방법은, 상술한 각 구성의 제조 방법과 마찬가지이다. 이 공정에서, 센서 기판(2)의 이면측에, 도체층(124A)의 형성 전과 같은 구성을 형성한다.
반도체 장치의 검사시에는, 반도체 장치의 특성을 평가하기 위해 온 칩 렌즈(59)나 컬러 필터(49) 등의 광학 부재가 필요하다. 이 때문에, 웨이퍼 상태에서의 검사시에 광학 부재가 형성되어 있을 필요가 있다.
그러나, 외부 접속용 단자의 형성 공정 중에서, 광학 부재에 손상이 발생한다. 이 때문에, 손상을 받은 검사시에 형성되어 있는 광학 부재를 제거한다. 그리고, 외부 접속용 단자의 형성 후에, 새롭게 같은 구성의 광학 부재를 형성한다.
다음에, 도 20에 도시하는 바와 같이, 회로 기판(9)의 이면측을 연마하여 박형화한다. 이 때, 회로 기판(9)에 마련한 절연부(123)가 회로 기판(9)의 이면측에 노출할 때까지, 회로 기판(9)을 박형화한다. 그리고, 도체층(124A)이 이면측에 노출하지 않고, 도체층(124A) 아래에 회로 기판(9)이 잔존하는 위치까지, 회로 기판(9)을 박형화한다.
절연부(123)가 노출할 때까지 회로 기판(9)을 박형화함에 의해, 회로 기판(9)에 형성된 각종 트랜지스터 등의 소자와, 도체층(124A)을, 절연부(123)에 의해 절연할 수 있다.
또한, 회로 기판(9)을 박형화한 후, 회로 기판(9)의 이면상에 보호막(9c)을 형성한다.
다음에, 도 21에 도시하는 바와 같이, 다이싱에 의해 웨이퍼의 스크라이브 영역(102)을 제거하고, 회로 형성 영역(101)을 개편화하여 반도체 장치(110)를 제작한다.
이 다이싱에 의해, 스크라이브 영역(102)에 마련되어 있던 도체층(124A)과 회로 기판(9)이 제거된다. 그리고, 반도체 장치(110)의 측면에 잔존하는 도체층(124A)으로부터, 반도체 장치(110)의 외부 접속용 단자(124)가 형성된다.
상술한 공정에 의해, 반도체 장치(110)를 제작할 수 있다. 그리고, 제작된 반도체 장치(110) 중, 상술한 프로브 검사에서 합격한 것만을 사용하여, 다음의 조립 공정으로 진행한다. 조립 공정에 의해, 반도체 장치(110)의 측면의 외부 접속용 단자(124)를 외부 기기에 접속하고, 상술한 도 5에 도시하는 바와 같은 반도체 모듈을 구성한다.
상술한 반도체 웨이퍼 및 반도체 장치에 의하면, 제1 실시 형태보다도 외부 접속용 단자의 면적이 크다. 이 때문에, 외부 기기의 콘택트 치구와의 접속 면적이 커지고, 접속 신뢰성이 향상한다. 따라서, 제2 실시 형태의 반도체 장치에서는, 제1 실시 형태의 효과에 더하여, 반도체 모듈 등을 구성한 때의 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제2 실시 형태의 반도체 웨이퍼에서는, 개구부에 의해 웨이퍼 윗면에 패드 전극이 노출하고 있기 때문에, 제1 실시 형태와 마찬가지로, 반도체 장치의 웨이퍼 상태에서의 검사가 가능하다.
<6. 제3 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제3 실시 형태에 관해 설명한다. 제3 실시 형태는, 제2 실시 형태로부터 패드 전극 및 외부 접속용 단자에 관한 구성과, 회로 기판에 형성된 절연부의 구성만이 다르다. 이 때문에, 이하의 제3 실시 형태의 설명에서는, 상술한 제2 실시 형태와 다른 구성만을 설명하고, 회로 형성 영역에 형성되는 각 구성에 관해, 제2 실시 형태와 같은 구성의 설명을 생략한다.
도 22에 제3 실시 형태의 반도체 웨이퍼의 구성을 도시한다. 또한, 도 23에 제3 실시 형태의 반도체 장치의 구성을 도시한다.
도 22에 도시하는 반도체 웨이퍼(100)와 상술한 제2 실시 형태의 반도체 웨이퍼(100)는, 주로 회로 기판(9)에 형성된 절연부(127), 개구부(126), 패드 전극(103) 및 도체층(128)에 관한 구성이 다르다.
또한, 도 22에 도시하는 제3 실시 형태의 반도체 웨이퍼는, 회로 기판(9)에 형성된 절연부(127)의 구성을 제외하고, 상술한 제2 실시 형태의 제조 공정에서의 도 19에 도시하는 구성과 같은 구성이다. 즉, 제2 실시 형태의 제조 공정에서, 개구부(126)에 도체층(128)을 형성하고, 센서 기판(2)의 이면에 광학 부재를 형성한 상태와 같은 구성이다.
반도체 웨이퍼(100)는, 회로 기판(9)과 도체층(128)이 접속하는 부분에 절연부(127)가 형성되어 있다. 이 절연부(127)에 의해 도체층과 기판과의 전기적인 접속이 차단된다. 절연부(127)는, 도체층(128)과 회로 기판(9)의 반도체층과의 사이에만 존재하면 좋기 때문에, 상술한 제2 실시 형태와 같이 회로 기판(9)의 이면측까지 형성되지 않아도 좋다. 또한, 절연부(127)는, 회로 형성 영역(101)의 주변 영역(7)으로부터, 회로 형성 영역(101)의 외측에 형성되고, 스크라이브 영역(102)까지 형성되어 있다.
반도체 웨이퍼(100)의 개구부(126)는, 반도체 웨이퍼(100)의 표면부터 회로 기판(9)까지 형성되어 있다. 개구부(126)에 의해, 회로 기판(9)의 표면의 일부가 제거되어 있다. 즉, 개구부(126)는, 센서 기판(2)의 이면상에 형성된 각 층, 센서 기판(2), 배선층(2a), 보호막(2b, 9b) 및 배선층(9a)을 관통하고, 또한, 회로 기판(9)의 표면의 일부를 제거하여 형성되어 있다.
그리고, 도체층(128)은, 개구부(126)의 측면과 저면에 형성되어 있다. 도체층(128)은, 개구부(126)의 측면에서, 패드 전극(103)을 통하여 배선(106)과 전기적으로 접속되어 있다.
도 22에 도시하는 반도체 웨이퍼(100)에서는, 개구부(126)에 의해 반도체 웨이퍼(100)의 수광면(A)측에, 도체층(128)이 노출되어 있다. 이 도체층(128)은 패드 전극(103)과 전기적으로 접속되어 있기 때문에, 이 도체층(128)을 이용하여, 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행할 수가 있다. 그리고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행할 수가 있다.
도 23에 도시하는 반도체 장치(110)는, 도 22에 도시하는 반도체 웨이퍼(100)의 스크라이브 후에 회로 형성 영역(101)을 개편화한 상태이다.
반도체 장치(110)는, 반도체 장치(110)의 측면에 외부 접속용 단자(129)를 구비한다. 외부 접속용 단자(129)는 반도체 장치(110)의 측면에서, 센서 기판(2)의 수광면(A)으로부터, 회로 기판(9) 내까지 형성되어 있다. 또한, 외부 접속용 단자(129)는, 개구부(126)의 측면에 노출되어 있는 패드 전극(103)과 접속되어 있다.
외부 접속용 단자(129)는, 바람직하게는, 접속 면적이 커지도록, 회로 기판(9)의 이면측의 근처까지 형성하는 것이 바람직하다. 단, 예기하지 않은 외부와의 접촉을 피하기 위해, 이면까지 완전하게 덮지 않고, 이면측의 단부에 회로 기판(9)을 남기는 것이 바람직하다.
<7. 제3 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법>
다음에, 도 22 및 도 23에 도시하는 제3 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법에 관해 설명한다.
또한, 제3 실시 형태의 제조 방법에서는, 회로 기판(9)에 절연부(127)를 형성하는 공정이 더하여지는 이외, 개구부(126)를 형성하는 공정까지가 상술한 제1 실시 형태 및 제2 실시 형태와 마찬가지이다. 이 때문에, 제1 실시 형태 및 제2 실시 형태와 같은 설명을 생략한다.
도 24에 도시하는 바와 같이, 센서 기판(2)을 상술한 제1 실시 형태와 같은 방법에 의해 형성한다. 센서 기판(2)상에 형성한 배선층(2a) 및 보호막(2b)도 마찬가지로 형성한다.
그리고, 제1 실시 형태와 마찬가지로, 회로 기판(9)의 각 회로 형성 영역(101)에, 소스/드레인(31) 다른 불순물층이나 소자 분리(32)를 형성한다. 또한, 회로 기판(9)의 소정의 위치에, 절연부(127)를 형성한다. 절연부(127)는, 예를 들면 회로 기판(9)을 소정의 깊이까지 파들어간 후, 산화실리콘을 매입함에 의해 형성한다.
그리고, 회로 기판(9)상에 배선층(9a) 및 보호막(9b)을 마찬가지로 형성한다.
다음에, 센서 기판(2)과 회로 기판(9)을, 보호막(2b)과 보호막(9b)을 대향시켜서 맞붙인다. 맞붙임의 종료 후에는, 필요에 응하여 센서 기판(2)의 수광면(A)측을 박형화한다. 그리고, 제1 실시 형태와 마찬가지로, 센서 기판(2)을 관통하는 관통 전극(23) 및 이 관통 전극(23) 사이를 접속하는 배선(45)을 형성한다. 또한, 차광막(47), 투명 보호막(48), 컬러 필터(49) 및 렌즈 재료층(121)을 형성한다.
다음에, 도 25에 도시하는 바와 같이, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)에서, 수광면(A)측부터, 회로 기판(9)의 절연부(127)까지를 개구하는 개구부(126)를 형성한다. 이 때, 레지스트 패턴을 마스크로 하여, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2), 층간 절연막(26), 보호막(2b), 보호막(9b), 평탄화막(39), 층간 절연막(36), 패드 전극(103) 및 회로 기판(9)을 에칭하여, 개구부(126)를 완성시킨다.
다음에, 도 26에 도시하는 바와 같이, 반도체 웨이퍼(100)의 전면에 도체층(128A)을 형성한다. 이 때, 개구부(126) 내에도, 측면과 저면에 도체층(128A)을 형성한다. 이 때, 회로 형성 영역(101)에 잔존하는 패드 전극(103)과 도체층(128A)이 전기적으로 접속된다. 그리고, 제1 실시 형태와 마찬가지로 개구부(126) 내에 레지스트층을 형성하고, 도체층(128A)을 드라이 에칭, 또는, 웨트 에칭을 이용하여 제거하고, 도 27에 도시하는 바와 같이 개구부(126)의 저부와 측면에 도체층(128)을 잔존시킨다.
다음에, CMP법 등을 이용하여, 렌즈 재료층(121)의 표면을 평활화한다. 그리고, 도 28에 도시하는 바와 같이, 평활화한 렌즈 재료층(121)으로부터, 광전 변환부(20)에 대응하는 온 칩 렌즈(59)를 형성한다. 이 온 칩 렌즈(59)를 형성할 때, 회로 형성 영역(101)의 주변 영역(7) 및 스크라이브 영역(102)에서 투명 보호막(48)상에, 온 칩 렌즈(59)와 일체인 렌즈 재료층(121)이 잔존한다.
다음에, 도 29에 도시하는 바와 같이, 회로 기판(9)의 이면측을 연마하여 박형화한다. 이 때, 도체층(128)이 이면측에 노출하지 않고, 도체층(128) 아래에 회로 기판(9)이 잔존하는 위치까지, 회로 기판(9)을 박형화한다.
또한, 회로 기판(9)을 박형화한 후, 회로 기판(9)의 이면상에 보호막(9c)을 형성한다.
다음에, 수광면(A)측부터 개구부(126)에 검사침을 삽입하고, 도체층(128)을 이용하여 프로브 검사를 행한다. 이와 같이 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행한다.
다음에, 도 30에 도시하는 바와 같이, 다이싱에 의해 웨이퍼의 스크라이브 영역(102)을 제거하고, 회로 형성 영역(101)을 개편화하여 반도체 장치(110)를 제작한다.
이 다이싱에 의해, 스크라이브 영역(102)에 마련되어 있던 도체층(128)과 회로 기판(9)이 제거된다. 그리고, 반도체 장치(110)의 측면에 잔존하는 도체층(128)으로부터, 반도체 장치(110)의 외부 접속용 단자(129)가 형성된다.
상술한 공정에 의해, 반도체 장치(110)를 제작할 수 있다. 그리고, 제작된 반도체 장치(110) 중, 상술한 프로브 검사에서 합격한 것만을 사용하여, 다음의 조립 공정으로 진행한다. 조립 공정에 의해, 반도체 장치(110)의 측면의 외부 접속용 단자(129)를 외부 기기에 접속하고, 상술한 도 5에 도시하는 바와 같은 반도체 모듈을 구성한다.
상술한 반도체 웨이퍼 및 반도체 장치에서는, 제2 실시 형태와 마찬가지로, 제1 실시 형태보다도 외부 접속용 단자의 면적이 크다. 이 때문에, 외부 기기의 콘택트 치구와의 접속 면적이 커지고, 접속 신뢰성이 향상한다. 따라서, 제3 실시 형태의 반도체 장치에서는, 제1 실시 형태의 효과에 더하여, 반도체 모듈 등을 구성한 때의 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제3 실시 형태의 반도체 웨이퍼에서는, 개구부에 의해 웨이퍼 윗면에 패드 전극과 접속되는 도체층이 노출하고 있기 때문에, 제1 실시 형태와 마찬가지로, 반도체 장치의 웨이퍼 상태에서의 검사가 가능하다.
또한, 제3 실시 형태의 반도체 웨이퍼 및 반도체 장치의 제조 방법에서는, 제2 실시 형태와 비교하여 제조 공정수를 삭감할 수 있다.
상술한 제2 실시 형태에서는, 패드 전극에서 반도체 장치의 검사를 행한 후, 개구부를 깊이 파고, 도체층의 형성 및 에칭을 행하고 있다. 그리고, 도체층의 에칭시에, 온 칩 렌즈나 컬러 필터 등의 광학 부재를 제거하고, 도체층의 형성 후에 광학 부재를 재차 형성하고 있다.
이에 대해, 제3 실시 형태에서는, 검사 전에 개구부를 깊이 파고, 도체층을 형성하고 있다. 그리고, 도체층의 형성 후에, 렌즈 재료층에서 온 칩 렌즈를 형성하고 반도체 장치의 검사를 행하고 있다. 도체층의 형성 전에 검사를 행하지 않기 때문에, 도체층의 형성 전에 온 칩 렌즈 등의 광학 부재를 형성할 필요가 없다. 이 때문에, 도체층의 형성 후에 광학 부재를 형성하고, 이 후, 도체층에서 검사를 행할 수가 있다. 따라서, 제3 실시 형태에서는, 제2 실시 형태와 비교하여, 개구부를 형성하는 공정 및 광학 부재를 재차 형성하는 공정을 삭감할 수 있다.
<8. 제4 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제4 실시 형태에 관해 설명한다. 제4 실시 형태는, 제1 실시 형태에서 회로 기판상의 배선층에 형성되어 있던 패드 전극 및 외부 접속용 단자가, 센서 기판상의 배선층에 구성되어 있는 것 및 패드 전극에 접속되는 배선의 구조가 다르다. 이 때문에, 이하의 제4 실시 형태의 설명에서는, 상술한 제1 실시 형태와 다른 구성만을 설명하고, 같은 구성의 설명을 생략한다.
도 31에 반도체 웨이퍼의 구성을 도시한다. 또한, 도 32에 반도체 장치의 구성을 도시한다.
도 31에 도시하는 반도체 웨이퍼(100)는, 검사용의 패드 전극(130)이 센서 기판(2)의 배선층(2a) 내에 형성되어 있다. 회로 형성 영역(101)의 센서 기판(2)의 배선층(2a)에서는, 배선(27)이 다층 배선으로서 형성되어 있다. 그리고, 배선층(9a)에, 배선(27)과 접속되는 패드 전극(130)이 마련되어 있다. 패드 전극(130)은, 회로 형성 영역(101)으로부터 스크라이브 영역(102)에 걸쳐서 형성되어 있다. 이 패드 전극(130)은, 회로 형성 영역(101)까지 연설되고 관통 전극(23)과 접속되어 있다. 그리고, 관통 전극(23)을 통하여, 회로 기판(9)의 배선층(9a)의 배선(38)을 접속되어 있다. 또한, 회로 형성 영역(101)까지 연설된 패드 전극(130)은, 센서 기판(2)측의 구동 회로를 구성하는 배선(27)과 접속되어 있어도 좋다.
패드 전극(130)은 층간 절연막(26)으로 덮여 있다. 그리고, 층간 절연막(26)상에 보호막(2b)이 마련되고, 이 보호막(2b) 표면에서 센서 기판(2)이 회로 기판(9)에 맞붙어져 있다.
반도체 웨이퍼(100)의 개구부(133)는, 반도체 웨이퍼(100)의 표면부터 패드 전극(130)까지 형성되어 있다. 개구부(133)에 의해, 검사용의 패드 전극(130)이 반도체 웨이퍼(100)의 표면에 노출되어 있다. 또한, 개구부(133)의 저면 및 측면에 도체층(131)이 형성되어 있다. 도체층(131)은 개구부(133)의 저면에서 패드 전극(130)과 접속되어 있다. 이 때문에, 도체층(131)은, 패드 전극(130)을 통하여, 회로 형성 영역(101)의 구동 회로와 전기적으로 접속되어 있다.
도 32에 도시하는 반도체 장치(110)는, 도 31에 도시하는 반도체 웨이퍼(100)의 스크라이브 후에 회로 형성 영역(101)을 개편화한 상태이다.
반도체 장치(110)는, 반도체 장치(110)의 측면에 외부 접속용 단자(132)를 구비한다. 외부 접속용 단자(132)는 반도체 장치(110)의 측면에서, 센서 기판(2)의 수광면(A)으로부터, 센서 기판(2)상의 배선층(2a)의 패드 전극(130)의 위치까지 형성되어 있다. 또한, 외부 접속용 단자(132)는, 개구부(133)의 저면에서 패드 전극(130)과 접속되어 있다.
<9. 제4 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법>
다음에, 도 31 및 도 32에 도시하는 제4 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법에 관해 설명한다.
또한, 제4 실시 형태의 제조 방법은, 패드 전극(130)을 형성하는 공정 및 개구부(133)를 형성하는 공정까지는, 상술한 제1 실시 형태와 마찬가지이다. 이 때문에, 제1 실시 형태와 같은 설명을 생략한다.
우선, 센서 기판(2)에서 회로 형성 영역(101)의 화소 영역(4)에, 복수의 광전 변환부(20)를 배열 형성함과 함께, 센서 기판(2)에 소스/드레인(21) 및 플로팅 디퓨전(FD) 다른 불순물층이나 소자 분리(22)를 형성한다. 그리고, 센서 기판(2)의 표면상에 전송 게이트(TG) 및 게이트 전극(25)을 형성하고, 또한 층간 절연막(26)과 함께 배선(27)을 형성한다.
다음에, 배선층(9a)에 패드 전극(130)을 형성하고, 이 패드 전극(130)을 층간 절연막(26)으로 또한 덮는다. 패드 전극(130)은, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)까지 연속해서 형성한다.
이하, 제1 실시 형태와 마찬가지로, 회로 기판(9)을 형성하고, 센서 기판(2)과 회로 기판(9)을 맞붙인다. 그리고, 센서 기판(2)의 이면측을 연마하여 박형화한 후, 관통 전극(23)이나 컬러 필터 등을 형성한다. 그리고, 센서 기판(2)의 이면측의 전면에 렌즈 재료층(121)을 형성한다.
다음에, 도 33에 도시하는 바와 같이, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)에서, 패드 전극(130)을 노출하는 개구부(133)를 형성한다. 이 때, 레지스트 패턴을 마스크로 하여, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2) 및 층간 절연막(26)을 차례로 에칭 제거하고, 패드 전극(130)을 노출시켜서 에칭을 종료한다.
다음에, 도 34에 도시하는 바와 같이, 반도체 웨이퍼(100)의 전면에 도체층(131A)을 형성한다. 이 때, 개구부(133) 내에도, 측면과 저면에 도체층(131A)이 형성된다. 이 때, 회로 형성 영역(101)에 잔존하는 패드 전극(130)과 도체층(131A)이 전기적으로 접속된다.
그리고, 도 35에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로 개구부(133) 내에 레지스트층을 형성하고, 도체층(131A)을 드라이 에칭, 또는, 웨트 에칭을 이용하여 제거한다. 에칭에 의해, 개구부(133)의 저부와 측면에 도체층(131)이 잔존한다.
다음에, CMP법 등을 이용하여, 렌즈 재료층(121)의 표면을 평활화한다. 그리고, 도 36에 도시하는 바와 같이, 평활화한 렌즈 재료층(121)으로부터, 광전 변환부(20)에 대응하는 온 칩 렌즈(59)를 형성한다. 이 온 칩 렌즈(59)를 형성할 때, 회로 형성 영역(101)의 주변 영역(7) 및 스크라이브 영역(102)에서 투명 보호막(48)상에, 온 칩 렌즈(59)와 일체인 렌즈 재료층(121)이 잔존한다.
다음에, 수광면(A)측부터 개구부(133)에 검사침을 삽입하고, 도체층(131)을 이용하여 프로브 검사를 행한다. 이와 같이 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행한다.
다음에, 도 37에 도시하는 바와 같이, 다이싱에 의해 웨이퍼의 스크라이브 영역(102)을 제거하고, 회로 형성 영역(101)을 개편화하여 반도체 장치(110)를 제작한다.
이 다이싱에 의해, 스크라이브 영역(102)에 마련되어 있던 도체층(131), 패드 전극(130), 배선층(9a) 및 회로 기판(9)이 제거된다. 그리고, 반도체 장치(110)의 측면에 잔존하는 도체층(131)으로부터, 반도체 장치(110)의 외부 접속용 단자(132)가 형성된다.
상술한 공정에 의해, 반도체 장치(110)를 제작할 수 있다. 그리고, 제작된 반도체 장치(110) 중, 상술한 프로브 검사에서 합격한 것만을 사용하여, 다음의 조립 공정으로 진행한다. 조립 공정에 의해, 반도체 장치(110)의 측면의 외부 접속용 단자(132)를 외부 기기에 접속하고, 상술한 도 5에 도시하는 바와 같은 반도체 모듈을 구성한다.
<10. 제5 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제5 실시 형태에 관해 설명한다. 제5 실시 형태는, 개구부의 측면에 형성되는 도체층의 구성이, 관통 전극과 같은 구성으로 되지만 제1 실시 형태와 주로 다르다. 이 때문에, 이하의 제5 실시 형태의 설명에서는, 상술한 제1 실시 형태와 다른 구성만을 설명하고, 같은 구성의 설명을 생략한다.
도 38에 반도체 웨이퍼의 구성을 도시한다. 또한, 도 39에 반도체 장치의 구성을 도시한다.
도 13에 도시하는 반도체 웨이퍼(100)는, 회로 기판(9)의 배선층(9a)에 검사용의 패드 전극(103)이 형성되어 있다. 그리고, 패드 전극(103)이 개구부(134)에 의해 반도체 웨이퍼(100)의 수광면(A)측에 노출되어 있다.
이 때문에, 수광면(A)측부터 검사침을 삽입하고, 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행할 수가 있다.
또한, 반도체 웨이퍼(100)에서는, 개구부(134)의 측면에 도체층(135)이 형성되어 있다. 도체층(135)은, 회로 형성 영역(101)에 형성되어 있는 관통 전극(23)과 같은 구조를 갖고 있다. 또한, 도체층(135)은, 관통 전극의 중앙에서 개구부(134)에 의해 절단되고, 관통 전극을 구성하는 도체층이 개구부(134)의 측면에서 노출된 구성이다.
또한, 도체층(135)은, 개구부(134)로부터 노출하는 면을 제외하고, 센서 기판(2), 센서 기판(2)상의 배선층(2a) 및 회로 기판(9)상의 배선층(9a)에 매입되어 있다. 또한, 도체층(135)상에는, 렌즈 재료층(121) 및 투명 보호막(48)이 형성되어 있다.
도체층(135)은, 그 저부가 패드 전극(103)과 접속되어 있다. 이 때문에, 이 도체층(135)은 패드 전극(103)을 통하여 회로 형성 영역(101)의 구동 회로와 전기적으로 접속되어 있다. 또한, 이 패드 전극(103)을 이용하여, 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행할 수가 있다. 그리고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행할 수가 있다.
도 39에 도시하는 반도체 장치(110)는, 도 38에 도시하는 반도체 웨이퍼(100)의 스크라이브 후에 회로 형성 영역을 개편화한 상태이다.
반도체 장치(110)는, 반도체 장치(110)의 측면에 외부 접속용 단자가 되는 도체층(135)을 구비한다. 도 39에서는, 반도체 장치(110)의 외부 접속용 단자가 되는 도체층(135)에, 외부 기기의 콘택트 치구(109)가 접속되어 있다.
<11. 제5 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법>
다음에, 도 38 및 도 39에 도시하는 제5 실시 형태의 반도체 장치 및 반도체 웨이퍼의 제조 방법에 관해 설명한다.
또한, 제5 실시 형태의 제조 방법은, 상술한 제1 실시 형태와 같은 방법을 적용할 수 있다. 이 때문에, 이하의 설명에서는, 제1 실시 형태와 같은 설명을 생략한다.
우선, 제1 실시 형태와 같은 방법에 의해, 도 40에 도시하는 관통 전극(23)을 형성하는 공정까지를 행한다. 이 관통 전극(23)을 형성하는 공정에서, 관통 전극(23)과 마찬가지로, 도체층(135)을 형성한다. 도체층(135)은, 센서 기판(2)의 윗면측부터 회로 기판(9)의 배선층(9a)에 형성된 패드 전극(103)에 접속하도록 형성한다.
또한, 도체층(135)의 형성 위치는, 회로 형성 영역(101)의 단부이고, 도체층(135)의 형성 위치와, 패드 전극(103)을 노출하기 위한 개구부의 형성 위치가 일부에서 겹쳐지는 위치로 한다.
다음에, 도 41에 도시하는 바와 같이, 제1 실시 형태와 같은 방법에 의해, 차광막(47), 투명 보호막(48), 컬러 필터(49), 렌즈 재료층(121) 및 온 칩 렌즈(59)를 형성한다.
그리고, 도 42에 도시하는 바와 같이, 렌즈 재료층(121) 및 온 칩 렌즈(59)상에 레지스트층(136)을 형성한다. 레지스트층(136)은, 패드 전극(103)을 반도체 웨이퍼(100)의 표면에 노출하기 위한 개구부를 형성하는 위치를 제외하고, 반도체 웨이퍼(100)의 전면에 패턴 형성한다.
다음에, 도 43에 도시하는 바와 같이, 레지스트층(136)을 마스크로 하여 개구부(134)를 형성한다. 개구부(134)는, 회로 형성 영역(101)의 단부로부터 스크라이브 영역(102)에서, 수광면(A)측부터, 회로 기판(9)의 패드 전극(103)까지를 개구하는 위치에 형성한다. 즉, 렌즈 재료층(121), 투명 보호막(48), 계면준위 억제막(42), 반사 방지막(41), 센서 기판(2), 층간 절연막(26), 보호막(2b), 보호막(9b), 평탄화막(39) 및 층간 절연막(36)을, 에칭하여, 개구부(134)를 완성시킨다. 또한, 개구부(134)의 형성 위치와 일부가 겹쳐지는 위치에 마련된 도체층(135)과, 도체층(135)의 측면에 형성되어 있던 분리 절연막(24)도 동시에 제거한다. 이에 의해, 개구부(134)의 형성에 의해 개구부(134)의 측면에 노출된 도체층(135)이, 센서 기판(2)의 관통 전극에 의해 형성된다.
다음에, 수광면(A)측부터 개구부(134)에 검사침을 삽입하고, 검사용의 패드 전극(103)을 이용하여 프로브 검사를 행한다. 이와 같이 반도체 웨이퍼(100)의 상태에서 프로브 검사를 행하고, 반도체 웨이퍼(100) 내의 복수의 회로 형성 영역(101)에 형성된 반도체 장치의 동작 확인을 행한다.
다음에, 상술한 프로브 검사 후, 도 44에 도시하는 바와 같이, 다이싱에 의해 웨이퍼의 스크라이브 영역(102)을 제거하고, 회로 형성 영역(101)을 개편화하여 반도체 장치(110)를 제작한다.
이 다이싱에 의해, 스크라이브 영역(102)에 마련되어 있던 패드 전극(103), 회로 기판(9) 및 배선층(9a)이 제거된다. 그리고, 반도체 장치(110)의 측면에 잔존하는 도체층(135)이, 반도체 장치(110)의 외부 접속용 단자가 된다. 또한, 패드 전극(103)은, 다이싱에 의해 절단되고, 배선층(9a) 내에 배치되어 있던 부분만이 반도체 장치(110)에 잔존한다.
상술한 공정에 의해, 반도체 장치(110)를 제작할 수 있다. 그리고, 제작된 반도체 장치(110) 중, 상술한 프로브 검사에서 합격한 것만을 사용하여, 다음의 조립 공정으로 진행한다. 조립 공정에 의해, 반도체 장치(110)의 측면의 외부 접속용 단자가 되는 도체층(135)을 외부 기기에 접속하고, 상술한 도 5에 도시하는 바와 같은 반도체 모듈을 구성한다.
상술한 반도체 웨이퍼 및 반도체 장치에 의하면, 반도체 장치(110)의 외부 접속용 단자가 되는 도체층(135)이, 주변 영역(7)에 형성된 관통 전극(23)과 같은 공정에 의해 형성된다. 그리고, 도체층(135)의 일부를 제거하도록 개구부(134)를 형성함에 의해, 반도체 장치(110)의 회로 형성 영역(101)의 측면에, 관통 전극으로 이루어지는 도체층(135)이 노출한다. 이 때문에, 제5 실시 형태에서는, 개구부를 형성한 후에, 개구부의 측면에 도체층을 형성하는 공정이 불필요하게 된다. 따라서, 반도체 웨이퍼 및 반도체 장치의 제조 공정수를 삭감할 수 있다.
<12. 제6 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
[고체 촬상 장치의 개략 구성]
다음에, 반도체 장치 및 반도체 웨이퍼의 제6 실시 형태에 관해 설명한다.
도 47에, 본 기술이 적용되는 반도체 장치의 한 예로서, 3차원 구조의 표면 조사형의 고체 촬상 소자의 개략 구성을 도시한다. 이 도면에 도시하는 고체 촬상 소자는, 광전 변환부가 배열 형성된 센서 기판(50)과, 회로 기판(60)과, 메모리 기판(70)이 적층된 구성을 갖는다.
센서 기판(50), 회로 기판(60) 및 메모리 기판(70)은, 각각 반도체 기판(51, 61, 71)상에 배선층(54, 63, 73)을 구비한다. 그리고, 메모리 기판(70)상에 회로 기판(60)이 적층되고, 회로 기판(60)상에 센서 기판(50)이 적층되어 있다. 즉, 메모리 기판(70)의 배선층(73)상에, 회로 기판(60)의 반도체 기판(61)이 적층되고, 회로 기판(60)의 배선층(63)상에, 센서 기판(50)의 반도체 기판(51)이 적층되어 있다.
센서 기판(50)은, 반도체 기판(51)과, 반도체 기판(51)의 표면에 마련된 광전 변환부(52)를 포함하는 트랜지스터부(Tr)를 구비한다. 그리고, 반도체 기판(51)의 표면상에, 차광막(53), 배선층(54), 투명 보호막(57), 컬러 필터(58) 및 온 칩 렌즈(59)를 구비한다. 배선층(54)은, 복수층으로 적층된 도체층(55)과, 도체층(55) 사이에 형성된 층간 절연층(56)을 구비한다.
센서 기판(50)은, 일방의 면(표면)을 수광면(A)으로 하고, 광전 변환부(52)를 포함하는 복수의 화소가 수광면(A)에 대해 2차원적으로 배열된 화소 영역을 구비하였다, 이른바 표면 조사형의 고체 촬상 소자이다. 화소 영역은, 광전 변환부(52)와, 전하 축적부와, 복수의 트랜지스터(이른바 MOS 트랜지스터 등)로 구성된 화소 회로가 되는 트랜지스터부(Tr)가 마련되어 있다. 또한, 화소 회로의 일부는, 회로 기판(60)에 마련되어 있다. 또한 복수의 화소로 화소 회로의 일부를 공유하고 있어도 좋다.
회로 기판(60)은, 반도체 기판(61)의 표면에 트랜지스터부(Tr)로 이루어지는 구동 회로(62)가 마련되어 있다. 구동 회로(62)는, 센서 기판(50)에 마련된 광전 변환부(52)를 구동하기 위한 수직 구동 회로, 칼럼 신호 처리 회로, 수평 구동 회로 및 시스템 제어 회로 등을 포함한다. 이 구동 회로(62)는, 센서 기판(50)측의 광전 변환부(52) 및 트랜지스터부(Tr)에 도시하지 않은 배선 등에 의해 접속되어 있다.
또한, 회로 기판(60)은, 반도체 기판(61)상에 구동 회로(62)를 덮는 배선층(63)을 구비한다. 배선층(63)은, 도체층(64)과, 층간 절연층(65)으로 구성된다. 또한, 배선층(63)상을 덮는 보호층(67)을 구비한다. 그리고, 이 보호층(67)에서, 회로 기판(60)이 센서 기판(50)의 이면측에 맞붙어져 있다.
메모리 기판(70)은, 반도체 기판(71)의 표면에 기억부(72)를 구비한다. 기억부(72)는, 회로 기판(60)에서 처리된 신호를 기억하는, DRAM 등의 기억 소자로 구성된다. 이 기억부(72)는, 회로 기판(60)측의 구동 회로(62)에 도시하지 않은 배선 등에 의해 접속되어 있다.
또한, 메모리 기판(70)은, 반도체 기판(71)상에, 기억부(72)를 덮는 배선층(73)을 구비한다. 배선층(73)은, 도체층(74)과, 층간 절연층(75)으로 구성된다. 또한, 배선층(73)상을 덮는 보호층(77)을 구비한다. 그리고, 이 보호층(77)에서, 메모리 기판(70)이 회로 기판(60)의 이면측에 맞붙어져 있다.
센서 기판(50)은, 배선층(54)으로부터 반도체 기판(51)까지의 일부의 측면에, 외부 접속단자가 되는 도체층(81)이 마련되어 있다. 또한, 도체층(81)과 접하는 반도체 기판(51)에는 절연부(82)가 마련되고, 반도체 기판(51)과 도체층(81)이 절연된다. 또한, 도체층(81)은, 배선층(54)의 도체층(55)과 접속되어 있다. 이 때문에, 도체층(81)이, 센서 기판(50)의 외부 접속용 단자가 된다.
회로 기판(60)은, 배선층(63)으로부터 반도체 기판(61)까지의 일부의 측면에, 외부 접속단자가 되는 도체층(83)이 마련되어 있다. 또한, 도체층(83)과 접하는 반도체 기판(61)에는 절연부(66)가 마련되고, 반도체 기판(61)과 도체층(83)이 절연된다. 또한, 도체층(83)은, 배선층(63)의 도체층(64)과 접속되어 있다. 이 때문에, 도체층(83)이, 회로 기판(60)의 외부 접속용 단자가 된다.
메모리 기판(70)은, 배선층(73)으로부터 반도체 기판(71)까지의 일부의 측면에, 외부 접속단자가 되는 도체층(84)이 마련되어 있다. 또한, 도체층(84)과 접하는 반도체 기판(71)에는 절연부(76)가 마련되고, 반도체 기판(71)과 도체층(84)이 절연된다. 또한, 도체층(84)은, 배선층(73)의 도체층(74)과 접속되어 있다. 이 때문에, 도체층(84)이, 메모리 기판(70)의 외부 접속용 단자가 된다.
또한, 도 47에서는, 스크라이브 후에 개편화된 상태의 반도체 장치를 나타내고 있다. 이 반도체 장치의 웨이퍼 상태에서는, 도 48에 도시하는 바와 같이, 스크라이브 영역(102)에서, 센서 기판(50)의 표면측부터 형성된 개구부(104)(도 2 참조)를 갖는다. 그리고, 개구부(104) 내에 도체층(81)이 마련되어 있다.
또한, 이 도체층(81)의 저부에서, 표면측부터 개구부(104)에 검사침을 삽입하고, 웨이퍼 상태에서 센서 기판(50)을 검사하는 것이 가능해진다.
도 48에서는, 센서 기판(50)의 웨이퍼 상태를 나타내고 있지만, 회로 기판(60), 메모리 기판(70)도 마찬가지로, 표면측부터 형성된 개구부(도 2 참조)가 형성되고, 이 개구부 내에, 외부 접속용 단자가 되는 도체층(83, 84)이 마련된다. 그리고, 이 도체층(83, 84)의 저부에서, 표면측부터 개구부에 검사침을 삽입하고, 웨이퍼 상태에서 회로 기판(60) 또는 메모리 기판(70)을 검사하는 것이 가능해진다.
그리고, 웨이퍼 상태의 센서 기판(50), 회로 기판(60) 및 메모리 기판(70)을 적층한 후, 스크라이브 영역(102)에서 각 기판을 개편화함에 의해, 도 47에 도시하는 반도체 장치를 제작할 수 있다. 이에 의해, 센서 기판(50), 회로 기판(60) 및 메모리 기판(70)의 각각의 측면에, 외부 접속용 단자가 되는 도체층(81, 83, 84)이 형성된 반도체 장치를 구성할 수 있다.
따라서 도 47에 도시하는 바와 같은, 각각 측면에 외부 접속용 단자가 마련된 반도체 기판이, 복수 적층된 구성의 반도체 장치를 구성할 수 있다.
<13. 제7 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제7 실시 형태에 관해 설명한다.
도 49에, 제7 실시 형태의 3차원 구조의 이면 조사형의 고체 촬상 소자의 개략 구성을 도시한다. 이 도면에 도시하는 고체 촬상 소자는, 광전 변환부가 배열 형성된 센서 기판(2)과, 회로 기판(9)과, 메모리 기판(70)이 적층된 구성을 갖는다.
센서 기판(2)판 및 회로 기판(9)에 관해서는, 도 23에 도시하는 제3 실시 형태의 반도체 장치와 같은 구성이다. 그리고, 이 센서 기판(2)과 회로 기판(9)에, 메모리 기판(70)이 적층되어 있다. 또한, 메모리 기판(70)은, 상술한 제6 실시 형태와 같은 구성이다.
이와 같이, 상술한 이면 조사형의 고체 촬상 소자의 구성에 대해서도, 메모리 기판 등을 적층할 수도 있다. 그리고, 센서 기판(2)과 회로 기판(9)과의 측면에 연속한 외부 접속용 단자와, 메모리 기판의 측면에만 외부 접속용 단자가 마련된 반도체 장치를 구성할 수 있다.
<14. 제8 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제8 실시 형태에 관해 설명한다.
도 50에, 제8 실시 형태의 3차원 구조의 표면 조사형의 고체 촬상 소자의 개략 구성을 도시한다. 이 도면에 도시하는 고체 촬상 소자는, 광전 변환부가 배열 형성된 센서 기판(50)과, 회로 기판(60)과, 2층의 메모리 기판(70)이 적층된 구성을 갖는다.
도 50에 도시하는 반도체 장치는, 상술한 제6 실시 형태의 반도체 장치에, 다시 메모리 기판(70)을 더한 구성이다. 센서 기판(50)과, 회로 기판(60) 및 메모리 기판(70)의 각 구성은, 상술한 제6 실시 형태와 마찬가지이다.
이와 같이, 4층 이상의 반도체 기판을 적층한 구성으로 할 수도 있다. 그리고, 각 반도체 기판의 측면에, 외부 접속용 단자가 되는 도체층을 각각 마련할 수 있다. 또한, 본 예의 반도체 장치에 다시 반도체 기판을 맞붙여서, 적층수를 증가시킨 반도체 장치를 구성할 수도 있다.
<15. 제9 실시 형태 : 반도체 장치 및 반도체 웨이퍼>
다음에, 반도체 장치 및 반도체 웨이퍼의 제9 실시 형태에 관해 설명한다.
도 51에, 제9 실시 형태의 3차원 구조의 표면 조사형의 고체 촬상 소자의 개략 구성을 도시한다. 이 도면에 도시하는 고체 촬상 소자는, 광전 변환부가 배열 형성된 센서 기판(50)과, 회로 기판(60)과, 메모리 기판(70)과, 메모리 기판(90)이 적층된 구성을 갖는다.
도 51에 도시하는 반도체 장치는, 상술한 제6 실시 형태의 반도체 장치에서, 최하층에 메모리 기판(90)을 더한 구성이다. 센서 기판(50)과, 회로 기판(60) 및 메모리 기판(70)의 각 구성은, 상술한 제6 실시 형태와 마찬가지이다.
메모리 기판(90)은, 외부 접속용 단자가 되는 도체층이, 기판의 측면이 아니라, 기판의 이면측에 마련되어 있다. 메모리 기판(90)은, 이 외부 접속용 단자가 되는 도체층의 구성 이외는, 메모리 기판(70)과 같은 구성이다.
메모리 기판(90)은, 배선층(73)에 마련된 도체층(74)으로부터, 반도체 기판(71)의 이면측까지를 관통하는 관통 전극(91)을 구비한다. 그리고, 반도체 기판(71)의 이면측에 노출하는 관통 전극(91)의 표면에, 범프 전극(92)이 마련되어 있다. 이 범프 전극(92)이 메모리 기판(90)의 외부 접속용 단자가 된다. 이와 같이, 반도체 기판(71)의 이면측에 외부 접속용 단자를 마련할 수 있기 때문에, 측면에 도체층을 형성할 필요가 없고, 메모리 기판(90)의 면적의 증가를 억제할 수 있다.
이와 같이, 복수의 반도체 기판이 적층된 구성에서는, 최하층의 반도체 기판에서는, 기판의 이면측에 외부 접속용 단자를 마련할 수 있다. 그리고, 최하층 이외의 반도체 기판에서는, 상술한 실시 형태와 마찬가지로, 반도체 기판의 측면에 외부 접속용 단자가 되는 도체층을 마련한다.
<16. 제10 실시 형태 : 전자 기기>
다음에, 상술한 반도체 장치를 구비하는 전자 기기의 실시 형태에 관해 설명한다.
상술한 반도체 장치는, 예를 들면, 디지털 카메라나 비디오 카메라 등의 카메라 시스템, 촬상 기능을 갖는 휴대 전화, 또는, 촬상 기능을 구비한 다른 기기 등의 전자 기기에 적용할 수 있다. 도 45에, 전자 기기의 한 예로서, 반도체 장치를 정지화상 또는 동화를 촬영이 가능한 카메라에 적용한 경우의 개략 구성을 도시한다.
이 예의 카메라(140)는, 반도체 장치(141)와, 반도체 장치(141)의 수광 센서부에 입사광을 유도하는 광학계(142)와, 반도체 장치(141) 및 광학계(142) 사이에 마련된 셔터 장치(143)와, 반도체 장치(141)를 구동하는 구동 회로(144)를 구비한다. 또한, 카메라(140)는, 반도체 장치(141)의 출력 신호를 처리하는 신호 처리 회로(145)를 구비한다.
반도체 장치(141)에는, 상술한 각 실시 형태에 나타내는 반도체 장치를 적용할 수 있다. 광학계(광학 렌즈)(142)는, 피사체로부터의 상광(입사광)을 반도체 장치(141)의 촬상면(부도시)상에 결상시킨다. 이에 의해, 반도체 장치(141) 내에, 일정 기간, 신호 전하가 축적된다. 또한, 광학계(142)는, 복수의 광학 렌즈를 포함하는 광학 렌즈군으로 구성하여도 좋다. 또한, 셔터 장치(143)는, 입사광의 반도체 장치(141)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(144)는, 반도체 장치(141) 및 셔터 장치(143)에 구동 신호를 공급한다. 그리고, 구동 회로(144)는, 공급한 구동 신호에 의해, 반도체 장치(141)의 신호 처리 회로(145)에의 신호 출력 동작 및 셔터 장치(143)의 셔터 동작을 제어한다. 즉, 이 예에서는, 구동 회로(144)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 반도체 장치(141)로부터 신호 처리 회로(145)에의 신호 전송 동작을 행한다.
신호 처리 회로(145)는, 반도체 장치(141)로부터 전송된 신호에 대해, 각종의 신호 처리를 시행한다. 그리고, 각종 신호 처리가 시행된 신호(영상 신호)는, 메모리 등의 기억 매체(부도시)에 기억되고, 또는, 모니터(부도시)에 출력된다.
상술한 카메라(140) 등의 전자 기기에 의하면, 반도체 장치(141)에서, 회로계 영역의 면적에 영향을 주지 않고서 소자의 소형화가 가능해진다. 따라서, 특성의 저하를 일으키지 않고서 소형화가 가능한 전자 기기를 제공할 수 있다.
또한, 상술한 각 실시 형태에서는, 본 기술의 반도체 장치의 한 예로서, 반도체 기판에 광전 변환부를 구비하는 고체 촬상 장치의 구성에 관해 설명하고 있지만, 본 기술은 고체 촬상 장치 이외의 반도체 장치에도 적용할 수도 있다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1) 반도체 기판과, 상기 반도체 기판상에 형성된 배선층과, 상기 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 구동 회로와 전기적으로 접속되고, 상기 배선층의 측면에서 노출하는 패드 전극과, 상기 반도체 기판 및 상기 배선층의 측면에 마련되고, 상기 패드 전극과 전기적으로 접속되어 있는 외부 접속용 단자를 구비하는 반도체 장치.
(2) 상기 각 회로 형성 영역에 마련된 광전 변환부와, 상기 각 회로 형성 영역에서 상기 광전 변환부에 대한 수광면과는 반대의 표면측에 마련된 상기 배선층을 구비하는 (1)에 기재된 반도체 장치.
(3) 상기 반도체 기판의 상기 배선층이 형성되어 있는 면측에 맞붙여진 제2 반도체 기판을 구비하고, 상기 반도체 기판의 측면부터 상기 제2 반도체 기판의 측면까지 연속해서 상기 외부 접속용 단자가 형성되어 있는 (1) 또는 (2)에 기재된 반도체 장치.
(4) 상기 반도체 기판의 수광면측부터 상기 제2 반도체 기판의 배선층까지 연속해서 형성된 상기 외부 접속용 단자를 구비하는 (1)부터 (3)의 어느 하나에 기재된 반도체 장치.
(5) 상기 외부 접속용 단자의 노출면 이외가, 상기 반도체 기판 및 상기 반도체 기판상의 상기 배선층에 매입되고, 상기 패드 전극이 상기 외부 접속용 단자를 통하여 상기 구동 회로와 전기적으로 접속되어 있는 (1)부터 (4)의 어느 하나에 기재된 반도체 장치.
(6) 복수의 회로 형성 영역과, 상기 회로 형성 영역을 둘러싸고 배치된 스크라이브 영역과, 상기 회로 형성 영역에 마련된 구동 회로와, 상기 구동 회로와 전기적으로 접속되고, 상기 회로 형성 영역의 단부로부터 스크라이브 영역에 형성된 패드 전극과, 상기 패드 전극상에 형성된 개구부와, 상기 개구부의 측면 및 저면에 형성되고, 구동 회로와 전기적으로 접속되어 있는 도체층을 구비하는 반도체 웨이퍼.
(7) 상기 각 회로 형성 영역에 마련된 광전 변환부와, 상기 각 회로 형성 영역에서 상기 광전 변환부에 대한 수광면과는 반대의 표면측에 마련된 상기 구동 회로와, 상기 회로 형성 영역의 단부로부터 스크라이브 영역에 형성되고, 상기 수광면측부터 상기 구동 회로 이상의 깊이까지 형성된 개구부와, 상기 개구부의 측면 및 저면에 형성되고, 구동 회로와 전기적으로 접속되어 있는 도체층을 구비하는 (6)에 기재된 반도체 웨이퍼.
(8) 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 상기 반도체 기판상에 배선층을 형성하는 공정과, 상기 배선층 내에 패드 전극을 형성하는 공정과, 상기 패드 전극을 표면에 노출하기 위한 개구부를, 상기 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과, 상기 개구부의 측면에 도체층을 형성하는 공정과, 상기 스크라이브 영역에서 상기 회로 형성 영역을 개편화하는 공정을 갖는 반도체 장치의 제조 방법.
(9) 상기 패드 전극을 표면에 노출하기 위한 상기 개구부를 형성한 후, 상기 개구부를 더욱 깊이 파고, 깊이 판 상기 개구부 내에 상기 도체층을 형성하는 청구항 8에 기재된 반도체 장치의 제조 방법.
(10) 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 상기 반도체 기판상에 배선층을 형성하는 공정과, 상기 배선층 내에 패드 전극을 형성하는 공정과, 상기 반도체 기판을 관통하여 상기 패드 전극에 접속하는 관통 전극을 형성하는 공정과, 상기 패드 전극을 표면에 노출하고, 상기 관통 전극을 측면에 노출하는 개구부를 상기 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과, 상기 스크라이브 영역에서 상기 회로 형성 영역을 개편화하는 공정을 갖는 반도체 장치의 제조 방법.
(11) (1) 내지 (5)의 어느 하나에 기재된 반도체 장치와, 상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하는 전자 기기.
(12) 제1 반도체 기판과, 제2 기판을 가지며, 상기 제1 반도체 기판은, 상기 제1 반도체 기판상에 형성된 배선층과, 상기 제1 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 제1 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고, 상기 제2 반도체 기판은, 상기 제2 반도체 기판상에 형성된 배선층과, 상기 제2 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 제2 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고, 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층되어 있는 반도체 장치.
(13) 상기 제1 반도체 기판은, 상기 회로 형성 영역에 마련된 광전 변환부와, 상기 광전 변환부의 수광면측의 상기 반도체 기판 전면을 덮는 절연층을 구비하는 (12)에 기재된 반도체 장치.
(14) 상기 제2 반도체 기판은, 상기 회로 형성 영역에 상기 광전 변환부의 구동 회로를 구비하는 (12) 또는 (13)에 기재된 반도체 장치.
(15) 상기 제1 반도체 기판과, 상기 제2 반도체 기판과, 제3 반도체 기판을 가지며, 상기 제3 반도체 기판은, 상기 제3 반도체 기판상에 형성된 배선층과, 상기 제3 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 제3 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고, 상기 제1 반도체 기판과 상기 제2 반도체 기판과 상기 제3 반도체 기판이 적층되어 있는 (12)부터 (14)의 어느 하나에 기재된 반도체 장치.
(16) 제1 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 상기 제1 반도체 기판상에 배선층을 형성하는 공정과, 상기 제1 반도체 기판의 스크라이브 영역에 개구부를 형성하는 공정과, 상기 제1 반도체 기판의 상기 개구부에 도체층을 형성하는 공정과, 제2 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과, 상기 제2 반도체 기판상에 배선층을 형성하는 공정과, 상기 제2 반도체 기판의 스크라이브 영역에 개구부를 형성하는 공정과, 상기 제2 반도체 기판의 상기 개구부에 도체층을 형성하는 공정과, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 적층하는 공정과, 상기 스크라이브 영역에서 상기 제1 반도체 기판과 상기 제2 반도체 기판을 개편화하는 공정을 갖는 반도체 장치의 제조 방법.
1 : 고체 촬상 소자 2, 50 : 센서 기판
2a, 9a, 54, 63, 73 : 배선층 2b, 9b, 9c, 67, 77 : 보호막
3 : 화소 4 : 화소 영역
5 : 화소 구동선 6 : 수직 신호선
7 : 주변 영역 9, 60 : 회로 기판
10 : 수직 구동 회로 11 : 칼럼 신호 처리 회로
12 : 수평 구동 회로 13 : 시스템 제어 회로
20, 52 : 광전 변환부 21, 31 : 소스/드레인
22, 32 : 소자 분리 23, 91 : 관통 전극
24 : 분리 절연막 25, 35 : 게이트 전극
26, 36, 56, 65, 75 : 층간 절연막 27, 37, 38, 45, 106 : 배선
39 : 평탄화막 41 : 반사 방지막
42 : 계면준위 억제막 43 : 에칭 스톱막
44 : 배선홈 형성막 46 : 캡막
47, 53 : 차광막 47a : 수광 개구
47b : 개구 48, 57 : 투명 보호막
49, 58 : 컬러 필터
55, 64, 74, 81, 83, 84, 105, 105A, 124A, 128, 12859 : 온 칩 렌즈
51, 61, 71 : 반도체 기판 62, 144 : 구동 회로
66, 76, 82, 107, 123, 127 : 절연부
70, 90 : 메모리 기판 72 : 기억부
92 : 범프 전극 100 : 반도체 웨이퍼
101, 501 : 회로 형성 영역 102 : 스크라이브 영역
103, 130 : 패드 전극 104, 126, 133, 134 : 개구부
A, 131, 131A, 135 : 도체층
108, 124, 129, 132 : 외부 접속용 단자
109 : 콘택트 치구 110, 141 : 반도체 장치
111 : 실장 기판 112 : 패키지 기판
113 : 커버 유리 114 : 렌즈
121 : 렌즈 재료층 122, 125, 136 : 레지스트층
140 : 카메라 142 : 광학계
143 : 셔터 장치 145 : 신호 처리 회로
500 : 웨이퍼 502 : 연신 결합 패드
503 : 제1 결합 패드 504 : 제2 결합 패드
505 : 금속 연신부 506 : 외주부

Claims (16)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성된 배선층과,
    상기 반도체 기판의 회로 형성 영역에 마련된 구동 회로와,
    상기 구동 회로와 전기적으로 접속되고, 상기 배선층의 측면에서 노출하는 패드 전극과,
    상기 반도체 기판 및 상기 배선층의 측면에 마련되고, 상기 패드 전극과 전기적으로 접속되어 있는 외부 접속용 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 회로 형성 영역에 마련된 광전 변환부와, 상기 회로 형성 영역에서 상기 광전 변환부에 대한 수광면과는 반대의 표면측에 마련된 상기 배선층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판의 상기 배선층이 형성되어 있는 면측에 맞붙여진 제2 반도체 기판을 구비하고, 상기 반도체 기판의 측면부터 상기 제2 반도체 기판의 측면까지 연속해서 상기 외부 접속용 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체 기판의 수광면측부터 상기 제2 반도체 기판의 배선층까지 연속해서 형성된 상기 외부 접속용 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 외부 접속용 단자의 노출면 이외가, 상기 반도체 기판 및 상기 반도체 기판상의 상기 배선층에 매입되고, 상기 패드 전극이 상기 외부 접속용 단자를 통하여 상기 구동 회로와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 복수의 회로 형성 영역과,
    상기 회로 형성 영역을 둘러싸고 배치된 스크라이브 영역과,
    상기 회로 형성 영역에 마련된 구동 회로와,
    상기 구동 회로와 전기적으로 접속되고, 상기 회로 형성 영역의 단부로부터 스크라이브 영역에 형성된 패드 전극과,
    상기 패드 전극상에 형성된 개구부와,
    상기 개구부의 측면 및 저면에 형성되고, 구동 회로와 전기적으로 접속되어 있는 도체층을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 6항에 있어서,
    상기 각 회로 형성 영역에 마련된 광전 변환부와,
    상기 각 회로 형성 영역에서 상기 광전 변환부에 대한 수광면과는 반대의 표면측에 마련된 상기 구동 회로와,
    상기 회로 형성 영역의 단부로부터 스크라이브 영역에 형성되고, 상기 수광면측부터 상기 구동 회로 이상의 깊이까지 형성된 개구부와,
    상기 개구부의 측면 및 저면에 형성되고, 구동 회로와 전기적으로 접속되어 있는 도체층을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  8. 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과,
    상기 반도체 기판상에 배선층을 형성하는 공정과,
    상기 배선층 내에 패드 전극을 형성하는 공정과,
    상기 패드 전극을 표면에 노출하기 위한 개구부를, 상기 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과,
    상기 개구부의 측면에 도체층을 형성하는 공정과,
    상기 스크라이브 영역에서 상기 회로 형성 영역을 개편화하는 공정을 갖는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 패드 전극을 표면에 노출하기 위한 상기 개구부를 형성한 후, 상기 개구부를 더욱 깊이 파고, 깊이 판 상기 개구부 내에 상기 도체층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과,
    상기 반도체 기판상에 배선층을 형성하는 공정과,
    상기 배선층 내에 패드 전극을 형성하는 공정과,
    상기 반도체 기판을 관통하여 상기 패드 전극에 접속하는 관통 전극을 형성하는 공정과,
    상기 패드 전극을 표면에 노출하고, 상기 관통 전극을 측면에 노출하는 개구부를 상기 회로 형성 영역부터 스크라이브 영역까지 형성하는 공정과,
    상기 스크라이브 영역에서 상기 회로 형성 영역을 개편화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판과, 상기 반도체 기판상에 형성된 배선층과, 상기 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 구동 회로와 전기적으로 접속되고, 상기 배선층의 측면에서 노출하는 패드 전극과, 상기 반도체 기판 및 상기 배선층의 측면에 마련되고, 상기 패드 전극과 전기적으로 접속되어 있는 외부 접속용 단자를 구비하는 반도체 장치와,
    상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하는 것을 특징으로 하는 전자 기기.
  12. 제1 반도체 기판과, 제2 반도체 기판을 가지며,
    상기 제1 반도체 기판은,
    상기 제1 반도체 기판상에 형성된 배선층과,
    상기 제1 반도체 기판의 회로 형성 영역에 마련된 구동 회로와,
    상기 제1 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고,
    상기 제2 반도체 기판은,
    상기 제2 반도체 기판상에 형성된 배선층과,
    상기 제2 반도체 기판의 회로 형성 영역에 마련된 구동 회로와,
    상기 제2 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고,
    상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 반도체 기판은, 상기 회로 형성 영역에 마련된 광전 변환부와, 상기 광전 변환부의 수광면측의 상기 반도체 기판의 전면을 덮는 절연층을 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제2 반도체 기판은, 상기 회로 형성 영역에 상기 광전 변환부의 구동 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제 12항에 있어서,
    상기 제1 반도체 기판과, 상기 제2 반도체 기판과, 제3 반도체 기판을 가지며, 상기 제3 반도체 기판은, 상기 제3 반도체 기판상에 형성된 배선층과, 상기 제3 반도체 기판의 회로 형성 영역에 마련된 구동 회로와, 상기 제3 반도체 기판 및 상기 배선층의 측면에 마련되어 있는 외부 접속용 단자를 구비하고, 상기 제1 반도체 기판과 상기 제2 반도체 기판과 상기 제3 반도체 기판이 적층되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과,
    상기 제1 반도체 기판상에 배선층을 형성하는 공정과,
    상기 제1 반도체 기판의 스크라이브 영역에 개구부를 형성하는 공정과,
    상기 제1 반도체 기판의 상기 개구부에 도체층을 형성하는 공정과,
    제2 반도체 기판의 회로 형성 영역에 구동 회로를 형성하는 공정과,
    상기 제2 반도체 기판상에 배선층을 형성하는 공정과,
    상기 제2 반도체 기판의 스크라이브 영역에 개구부를 형성하는 공정과,
    상기 제2 반도체 기판의 상기 개구부에 도체층을 형성하는 공정과,
    상기 제1 반도체 기판과 상기 제2 반도체 기판을 적층하는 공정과,
    상기 스크라이브 영역에서 상기 제1 반도체 기판과 상기 제2 반도체 기판을 개편화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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