JP3462026B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、素子面積の減少を
図ることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子表面には、半導体素
子とパッケージの外部とを接続するための接触電極が形
成されている。この接触電極とパッケージの外部引き出
し線の端子とをワイヤボンディングやワイヤレスボンデ
ィング等で電気的に接続することによりパッケージ内部
に設置される半導体素子とパッケージ外部とが電気的に
接続されることになる。
【０００３】例えば、図１１に示すＣＣＤ（Charge Cou
pled Device ）のような光学素子では、半導体素子１の
上面部に、受光した光に対し光電変換を行う受光部３
と、受光部３とパッケージ外部との電気的接続を行うた
めの複数の接触電極５とが形成される。そして、図１２
に示すようにワイヤボンディングにより接続される場合
には、半導体素子１がまずワイヤボンディングに先立っ
てリードフレーム７等にダイボンディングされ、その後
ボンディングワイヤ９により接触電極５と外部引き出し
線の端子１１とが接続される。
【０００４】ところが、近年のＬＳＩの高度化・複雑化
に伴い、半導体素子に必要とされる端子の数が増大する
傾向にあるが、従来の半導体素子上における接触電極の
レイアウトルールで端子の数を単純に増加させた場合に
はチップ面積の増大を招いてしまう。そのため、接触電
極どうしの間隔を縮小することにより素子面積の増大を
回避する方法が考えられるが、この場合には接触電極間
隔が従来と比べて狭くなるために非常に高精度なボンデ
ィングが要求されることになる。特に、上記図１１に示
すＣＣＤのような受光素子においては、接触電極５どう
しの接近に加え、受光部３と接触電極５との接近も生じ
る。この場合、図１３に示すように、ボンディングワイ
ヤ９を接触電極５にキャピラリ１３で押し付けて接合す
る時に接触電極５の表面の一部が剥がれ、その剥がれた
ものが受光部３上に落下し、受光部３上の付着物１５と
なる場合がある。さらに、ボンディング精度が十分でな
いために、キャピラリ１３が接触電極５の露出部分に正
確に当たらずに素子表面に付けられた保護膜に当たって
しまい、そのため、ボンディングワイヤ９が押し付けら
れる接触電極５の場合と同様に、その保護膜の一部が剥
がれ、その剥がれたものが付着物１５となる場合があ
る。このように発生する付着物１５が、図１４（ａ）に
示すように、受光部３を構成する画素１７の上に存在す
ると、同図（ｂ）に示すように、付着物１５がのってい
る画素１７から正しい出力値を得ることができない。
【０００５】そこで、上述したような問題を解決するた
めに、特開平３−１０４２４６号公報に記載された半導
体装置が提案されている。図１５は、この半導体装置の
構成を示す図であるが、同図に示すように、接触電極５
を素子の側面に形成することにより、素子表面において
接触電極５が形成されていた部分が不要となり、従っ
て、チップ面積の減少を図ることができるものである。
また、ＣＣＤのような光学素子においては、受光部と接
触電極５とが同一面上に存在しないため（図１６参
照）、上記付着物による問題も発生しない。しかしなが
ら、素子上にはウェハ状態での電気的測定のために別途
電気的測定用電極を形成する必要があり、面積的には電
気的測定用電極のほうが接触電極よりも小さいとはい
え、無視できる程小さいものではなく、そのため、素子
面積の縮小は十分とは言えなかった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体素子においては、接触電極を素子の上面に形成
する必要があることから、素子面積の増大という問題が
あった。また、ＣＣＤのような光学素子においては、接
触電極と受光部とが同一面上に存在するために、ボンデ
ィングの際に受光部上に付着物が発生する場合があり、
素子特性の劣化を招くおそれもあった。
【０００７】さらに、接触電極を素子側面に形成した場
合においても、別途に電気的測定用電極を形成する必要
があることから素子面積の削減を十分に図ることができ
なかった。
【０００８】本発明は上記事情に鑑みて成されたもので
あり、その目的は、素子面積の減少を図り、かつ、半導
体素子の特性劣化を招くことのない半導体装置の製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の特徴は、（イ）半導体基板の上面に、複数個
の集積回路及び、複数個の集積回路を互いに分離するダ
イシングライン上のそのダイシングラインの幅よりも狭
い領域内に複数個の集積回路のそれぞれに接続された電
気測定用電極を形成する工程と、（ロ）電気測定用電極
により複数個の集積回路のそれぞれの電気的測定を行う
工程と、（ハ）ダイシングラインに沿ったダイシングに
より半導体基板を分割し、チップを形成すると共に、電
気測定用電極を除去する工程と、（ニ）チップの分割面
に露出した側面又は上面と対向するチップの裏面に、集
積回路と外部との電気的接続のみに用いる接触電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法であることを要旨とする。
【００１０】
【００１１】本発明の特徴によれば、半導体素子につい
て基板状態で電気的測定評価を実施でき、かつ、ダイシ
ング後はできるだけ素子の面積を小さくできる。
【００１２】すなわち、上記構成によれば、ダイシング
前にはダイシングライン上に設けられた第１の電極（電
気的測定用電極）により半導体基板内に複数個形成され
た半導体素子の電気的測定を行ない、ダイシングの際に
は前記半導体基板から前記半導体素子を分割すると同時
に、電気的測定用電極を除去し、ダイシングにより分割
された前記半導体素子の側面や裏面にその素子と外部と
を電気的に接続する第２の電極（接触電極）を金バンプ
又はＴＡＢ方式により形成する。このため、素子上面で
ダイシング後には不要となる電気的測定用電極及び外部
との電気的接続を可能とする接触電極の占める面積を削
減することができ、したがって、素子の縮小化を図るこ
とが可能となる。さらに、パッケージングした場合に
は、そのパッケージも小さくすることができ、コストを
低減できる。
【００１３】また、半導体素子がＣＣＤのような光学素
子である場合には、素子の上面には光電変換を行う受光
部のみが配置され、接触電極と受光部とが同一面上に存
在することはなくなるので、ボンディング時に、例えば
接触電極から剥がれたもの等が受光部上面に付着し、そ
の付着物により素子の特性の劣化を招くことはない。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１及び図２は、本発明の実
施の形態に係る半導体装置の構成を示す図であり、図１
が接触電極を素子の側面に形成したもの、図２が接触電
極を素子の裏面に形成したものである。また、図１
（ａ）及び図２（ａ）がその斜視図、図１（ｂ）及び図
２（ｂ）がその断面図である。なお、ここでは、半導体
素子としてＣＣＤのような光学素子を例として説明す
る。従来と同一部分には同一符号が付してある。
【００１５】図１及び図２から明らかなように、本実施
の形態に係る半導体装置が従来の半導体装置と異なる点
は、パッケージ外部との電気的接続を行うための接触電
極もウェハ状態での電気的測定のための電気的測定用電
極も共にチップ表面には形成されておらず、従って、素
子面積の減少が十分に行われている点であり、このこと
がまさに本発明の特徴部分である。以下、本発明の特徴
について説明する。
【００１６】一般に、半導体素子の製造工程において
は、図３に示すように、ウェハ工程が完了した時点でウ
ェハ状態での電気的測定評価が実施される。この評価に
よりウェハ内に形成された複数の半導体素子の良否選別
が行われるが、これは、その後ダイシングして１枚のウ
ェハから取り出された複数個の半導体素子（チップ）
を、素子ごとにパッケージングする際に、不良の素子の
パッケージングという無駄を避けるためである。従っ
て、上記電気的測定評価をウェハ状態で実施するにはダ
イシング前に接触電極あるいは電気測定用電極がウェハ
表面に形成されていることが必要である。このため、図
１５に示す従来の半導体素子においては、接触電極とは
別に面積的には多少小さい電気的測定用電極を半導体素
子表面に形成して上記電気的測定評価を行うことによ
り、ボンディング用の接触電極を素子の側面に形成する
ことを可能にしたものである。
【００１７】一方、本発明は、さらに、電気的測定用電
極をダイシングライン上に形成し、ウェハ状態の電気的
測定評価が終了した後、ダイシングにより各素子を分割
すると同時に電気的測定用電極も除去してしまうことに
より、各素子の表面には接触電極は当然のことながら電
気的測定用電極さえも存在しないようにすることが可能
なのである。図４は、本実施の形態に係る半導体装置の
ウェハ状態における構成を示す図である。同図に示すよ
うに、ウェハ内に形成された複数の半導体素子１は整然
と縦横に並んでおり、各半導体素子１はお互いにダイシ
ングライン２３によって分離されている。本実施の形態
は、上述したように、電気測定用電極１９がダイシング
ライン２３上に形成されているので、ダイシングライン
２３に沿って高速回転する薄いダイヤモンド砥石（ダイ
シング・ソー）でダイシングする際に同時に電気測定用
電極１９も除去されてしまう。従って、図５に示すよう
に、ダイシング後にはその表面に電気測定用電極１９の
存在しない半導体素子１を形成することができる。
【００１８】図１及び図２に示すような接触電極５が半
導体素子１の側面又は裏面に形成されている構成は、図
６に示すような製造方法で実現することができる。な
お、図６（ａ）が半導体素子１の側面に接触電極５を形
成する場合、図６（ｂ）が半導体素子１の裏面に接触電
極５を形成する場合を示している。例えば、接触電極５
として金バンプ（突起）を用いることが可能である。金
バンプはバンプボンダによりワイヤボンダと同様にボー
ルを所定の位置に形成し、ボールのみを接触電極５とし
てボンディングすればよい。また、ＴＡＢ（Tape Autom
ated Bonding）方式により接触電極５を形成することも
可能である。具体的には、接触電極５となる電極をポリ
イミド製のテープ上に張り付け、かかる電極と素子側面
又は裏面の所定の位置とを金等で接続するものである。
【００１９】なお、上記方法で形成された接触電極５と
半導体素子１内の集積回路との電気的接続は、上記電気
的測定用電極と半導体素子１内の集積回路とを接続して
いたアルミ等で形成されている金属配線２１を介して実
現される。すなわち、接触電極５は、少なくともそのボ
ンディング部位が素子側面又は裏面に配置されていれば
よく、接触電極５の端部が多少素子上面まで延在しても
構わない。
【００２０】上述した半導体素子１のパッケージングは
次のように行なうことができる。図７は、図１に示す半
導体装置をパッケージングした時の断面図、図８及び図
９は、図２に示す半導体装置をパッケージングした時の
断面図である。なお、比較のために、図１１に示す従来
の半導体装置をパッケージングした時の断面図を図１０
に示す。
【００２１】例えば、図７に示すように、図１に示す半
導体素子１の接触電極５とパッケージ２７のリード電極
（図示省略）をハンダ等を使って直接、接続することに
よりパッケージングすることができる。また、上記にお
いてはダイシング後に半導体素子１の側面又は裏面に接
触電極５を形成していたが、接触電極５をパッケージ２
７にリード電極として予め形成しておくことにより、接
触電極５をチップに設けることなく直接、金属配線２１
とパッケージ２７のリード電極を接続することも可能で
ある。図７から明らかなように、パッケージ２７は図１
０に示す従来のものと同じであるにもかかわらず、ワイ
ヤレスボンディングを用いることにより大幅にパッケー
ジング後の体積を小さくすることができる。なお、この
パッケージング形態は、例えば、予め２つに分割された
パッケージ２７を接続することにより実現することがで
きる。また、図８に示すように、接触電極５を裏面に設
けた半導体素子１においては、リード電極（図示省略）
の設けられたガラスリッド２５に直接素子を接続すれ
ば、従来のようなパッケージは不要となり、コストの削
減を図ることが可能である。さらに、図９に示すよう
に、パッケージ２７を小さくするためにワイヤレスボン
ディングを用いた場合、ガラスリッド２５に半導体素子
１を接着した後にパッケージ２７を接続するので、ガラ
スリッド２５と半導体素子１上の光電変換を行う受光部
３との間にゴミ等が付着することを防ぎ、異物等による
不良を低減することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、基
板状態での電気的測定を行なうための電気的測定用電
極、パッケージングする際に半導体素子と外部とを電気
的に接続するための接触電極共に素子の上面に設けず、
その上面には集積回路のみを形成するので、従来上記２
つの電極が素子上面で占めていた面積が削減され、その
分素子を縮小することができる。また、それにより、パ
ッケージングする際には、そのパッケージを小さくする
ことができるので、コストの低減を図ることができる。
【００２３】また、半導体素子としてＣＣＤのような光
学素子を用いた場合には、ボンディングされる接触電極
と受光部が同一面上に配置されないので、ボンディング
時に接触電極や表面保護膜から剥がれたその一部が受光
部に付着し、素子特性の劣化を招くことは起こらない。
従って、素子特性の良好な半導体装置を実現することが
可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の構成を
示す図である。
【図２】本実施の形態に係る半導体装置の他の構成を示
す図である。
【図３】本実施の形態を説明するための図である。
【図４】図１及び図２の半導体素子のウェハ状態におけ
る構成を示す図である。
【図５】図１及び図２の半導体素子のダイシング直後に
おける構成を示す図である。
【図６】（ａ）が図１の接触電極の形成方法を説明する
ための図、（ｂ）が図２の接触電極の形成方法を説明す
るための図である。
【図７】図１の半導体装置をパッケージングした時の断
面図である。
【図８】図２の半導体装置をパッケージングした時の断
面図である。
【図９】図２の半導体装置をパッケージングした時の他
の断面図である。
【図１０】図１１の従来の半導体装置をパッケージング
した時の断面図である。
【図１１】従来の半導体装置の構成を示す図である。
【図１２】図１１の半導体装置にワイヤボンディングし
た時の図である。
【図１３】ワイヤボンディング時における図１１の半導
体装置の上部を示す図である。
【図１４】図１１の半導体装置にワイヤボンディングし
た時の問題点を説明するための図である。
【図１５】従来の半導体装置の他の構成を示す図であ
る。
【図１６】図１５の半導体装置にワイヤボンディングし
た時の図である。
【符号の説明】
１ 半導体素子 ３ 受光部 ５ 接触電極 ７ リードフレーム ９ ボンディングワイヤ １１ 外部引き出し線の端子 １３ キャピラリ １５ 付着物 １７ 画素 １９ 電気測定用電極 ２１ 金属配線 ２３ ダイシングライン ２５ ガラスリッド ２７ パッケージ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−250545（ＪＰ，Ａ) 特開 平８−288340（ＪＰ，Ａ) 特開 平９−246270（ＪＰ，Ａ) 特開 平９−252034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の上面に、複数個の集積回路
    及び、前記複数個の集積回路を互いに分離するダイシン
    グライン上の該ダイシングラインの幅よりも狭い領域内
    に前記複数個の集積回路のそれぞれに接続された電気測
    定用電極を形成する工程と、 前記電気測定用電極により前記複数個の集積回路のそれ
    ぞれの電気的測定を行う工程と、 前記ダイシングラインに沿ったダイシングにより前記半
    導体基板を分割し、チップを形成すると共に、前記電気
    測定用電極を除去する工程と、 前記チップの分割面に露出した側面又は前記上面と対向
    する前記チップの裏面に、前記集積回路と外部との電気
    的接続のみに用いる接触電極を形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記接触電極を形成する工程は、前記接
    触電極を前記接触電極の端部が前記チップの前記上面ま
    で延在するように形成することを特徴とする請求項１に
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記集積回路と前記接触電極との電気的
    な接続が、前記電気測定用電極を接続していた配線を介
    して行われることを特徴とする請求項１又は２に記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記接触電極を形成する工程は、金バン
    プ電極を形成する工程であることを特徴とする請求項１
    乃至３のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4583581B2 (ja) * 2000-11-07 2010-11-17 ルネサスエレクトロニクス株式会社 固体撮像装置の製造方法
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SG107595A1 (en) * 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
DE10250538B4 (de) * 2002-10-29 2008-02-21 Infineon Technologies Ag Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
JP2006520102A (ja) * 2003-03-07 2006-08-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体装置、半導体本体並びにその製造方法
JP4373695B2 (ja) * 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
JP2005005639A (ja) * 2003-06-16 2005-01-06 Canon Inc 太陽電池素子の光電変換特性の測定方法及び測定装置
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
FR2861895B1 (fr) * 2003-11-03 2006-02-24 Commissariat Energie Atomique Procede et dispositif de connexion de puces
CN100413070C (zh) * 2004-01-30 2008-08-20 松下电器产业株式会社 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法
US7705445B2 (en) * 2005-02-11 2010-04-27 Rambus Inc. Semiconductor package with low and high-speed signal paths
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
JP5330697B2 (ja) * 2007-03-19 2013-10-30 株式会社リコー 機能素子のパッケージ及びその製造方法
US9601412B2 (en) * 2007-06-08 2017-03-21 Cyntec Co., Ltd. Three-dimensional package structure
US20090096076A1 (en) * 2007-10-16 2009-04-16 Jung Young Hy Stacked semiconductor package without reduction in stata storage capacity and method for manufacturing the same
US7915056B2 (en) * 2008-03-20 2011-03-29 International Business Machines Corporation Image sensor monitor structure in scribe area
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
JP2013219319A (ja) * 2012-03-16 2013-10-24 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハ、及び、電子機器
US9609754B2 (en) 2013-01-22 2017-03-28 Kyocera Corporation Package for mounting electronic element, electronic device, and imaging module
US9609743B2 (en) * 2013-01-31 2017-03-28 Kyocera Corporation Electronic device mounting substrate, electronic apparatus, and imaging module
WO2015045231A1 (ja) * 2013-09-30 2015-04-02 パナソニックＩｐマネジメント株式会社 光電変換装置および当該装置に使用される光電変換ユニット
CN104485291B (zh) * 2014-12-23 2018-06-05 通富微电子股份有限公司 一种半导体叠层封装方法
US20170373011A1 (en) * 2016-06-28 2017-12-28 General Electric Company Semiconductor die backside devices and methods of fabrication thereof
JP7254206B2 (ja) * 2019-03-19 2023-04-07 アプライド マテリアルズ イタリア エス． アール． エル． 堆積装置、基板への堆積方法、基板構造及び基板支持体
US11910530B2 (en) 2022-03-25 2024-02-20 Tactotek Oy Method for manufacturing electronics assembly and electronics assembly

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3349481A (en) * 1964-12-29 1967-10-31 Alpha Microelectronics Company Integrated circuit sealing method and structure
US4794092A (en) * 1987-11-18 1988-12-27 Grumman Aerospace Corporation Single wafer moated process
JPH03104246A (ja) 1989-09-19 1991-05-01 Seiko Epson Corp 半導体装置
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5925928A (en) * 1994-09-30 1999-07-20 Siemens Aktiengesellschaft Data carrier card, assembly of at least two data carrier cards and method of accessing at least one of the data carrier cards
US5808872A (en) * 1994-11-15 1998-09-15 Nippon Steel Corporation Semiconductor package and method of mounting the same on circuit board
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
EP0980096A4 (en) * 1997-04-30 2005-03-09 Hitachi Chemical Co Ltd PLATE FOR ASSEMBLING A SEMICONDUCTOR ELEMENT, PROCESS FOR PRODUCING THE SAME, AND SEMICONDUCTOR DEVICE
JP3310617B2 (ja) * 1998-05-29 2002-08-05 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP2000012745A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
US6284067B1 (en) * 1999-07-02 2001-09-04 The University Of Tennessee Research Corporation Method for producing alloyed bands or strips on pistons for internal combustion engines

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JPH10199887A (ja) 1998-07-31
US6232655B1 (en) 2001-05-15
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