KR100239695B1 - 칩 사이즈 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 사이즈 반도체 패키지 및 그 제조 방법에 관한 것으로, 그 구성은 다수의 칩패드가 상면에 형성되어 있는 반도체 칩과, 그의 일단이 상기 각 칩패드에 접속되도록 상기 반도체 칩상에 형성되어 있는 다수의 금속 배선과, 상기 금속 배선의 다른 일단에 접속 형성되어 있는 외부단자 볼과, 그리고 상기 외부 단자 볼의 상면이 드러나도록 상기 반도체 칩의 상면에 형성되어 있는 수지층으로 구성되며; 그의 제조 방법은 다수의 칩패드가 형성되어 있는 웨이퍼의 상면에 금속층을 형성한 후 포토 레지스터 패턴 코팅 공정과 식각 및 레지스터 제거 공정을 수행하여 각 칩패드와 접속되는 금속배선층을 형성하는 공정과, 상기 각 금속 배선층위에 솔더 페이스트를 프린팅하고 솔더볼을 마운팅한 후 적외선 리플로우 공정을 수행하여 외부단자볼을 형성하는 공정과, 상기 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉 공정과, 그리고 상기 솔더볼의 상면이 드러나도록 상기 반도체 칩을 몰딩하는 몰딩공정으로 구성되며; 또한 그의 다른 제조 방법은 다수의 칩패드가 형성되어 있는 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉공정과, 상기 각 반도체 칩위에 접착제를 매개로 하여 별도의 금속배선층을 어태치하는 공정과, 상기 칩패드와 상기 금속배선을 각각 전기적으로 연결하는 패드 금속 증착 공정과, 상기 금속배선층위에 솔더 와이어의 일단을 본딩시키고 그 솔더 와이어를 일정길이로 절단하는 공정과, 상기 솔더 와이어의 다른 일단이 드러나도록 상기 반도체 칩을 몰딩하는 몰딩공정과, 그리고 적외선 리플로우 공정을 수행하여 상기 솔더 와이어의 일단을 볼 형태로 형성하는 공정으로 구성된다. 이와 같은 본 발명에 따르면 금속배선에 직접 외부단자볼을 부착함에 따라 종래 PMEB형 패키지의 내부범프를 사용할 필요가 없으므로 제조 공정이 간단해지는 효과가 있다.

Description

칩 사이즈 반도체 패키지 및 그 제조 방법
제1도는 종래의 에스오제이(SOJ) 반도체 패키지의 구조를 나타내는 단면도.
제2도는 종래의 피엠이비(PMEB : Plastic Molded Extended Bump)형 칩 사이즈 반도체 패키지의 외관 사시도.
제3도는 제2도의 범프 전극 부위를 상세히 나타내는 단면도.
제4도는 본 발명의 제1실시례에 따른 칩 사이즈 반도체 패키지의 일부 절단 사시도.
제5도의 (a)(b)는 제4도의 일부 종단면도로서,
(a)는 칩패드 부위의 종단면도이고,
(b)는 외부단자볼 부위의 종단면도를 나타낸다.
제6도는 제4도의 변형례를 나타내는 칩 사이즈 반도체 패키지의 일부 절단 사시도.
제7도는 본 발명의 제1실시례에 따른 칩 사이즈 반도체 패키지의 제조 방법을 설명하기 위한 흐름도.
제8도는 본 발명의 제2실시례에 따른 칩 사이즈 반도체 패키지의 일부 절단 사시도.
제9도(a)(b)는 제8도의 일부 종단면도로서,
(a)는 칩패드 부위의 종단면도이고,
(b)는 외부단자볼 부위의 종단면도를 나타낸다.
제10도는 제8도의 변형례를 나타내는 칩 사이즈 반도체 패키지의 일부 절단 사시도.
제11도는 본 발명의 제2 실시례에 따른 칩 사이즈 반도체 패키지의 제조 방법을 설명하기 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
31,41 : 반도체 칩 32,42 : 칩패드
33,45 : 보호막 34,44 : 금속 배선
35,43 : 몰딩 수지 36,48 : 외부 단자볼
38,47 : 외부 보호판 50 : 접속금속
본 발명은 칩 사이즈 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 반도체 패키지의 크기(size)를 반도체 칩 크기에 근접하게 줄여 최소화시키고, 칩패드의 전기적인 신호를 외부로 전달하는 전기적 경로를 최대로 짧게 형성하여 전기적 특성을 개선하도록 하는 칩 사이즈 반도체 패키지 및 그 제조 방법에 관한 것이다.
다양한 종류의 반도체 패키지들 중에서 가장 일반적인 반도체 패키지의 구조는, 반도체 칩을 리드프레임의 패들에 고정 부착하고, 반도체 칩의 패드와 내부리드를 도선으로 접속하여 전기적으로 연결한 후, 몰딩수지(molding resin)로 밀봉한 다음 외부리드를 사용자의 목적에 맞게 일정모양으로 성형한 구조로 형성되어 있다.
또한, 제1도는 종래의 일반적인 반도체 패키지 중에서 외부리드를 "J"자형태로 성형한 SOJ(Small Outline J-lead) 반도체 패키지의 구조를 나타내는 단면도로서, 이에 도시된 바와 같이, 반도체 칩(1)의 상면 양측에 접착 테이프(2)의 접착력을 이용하여 리드프레임의 내부리드(3)를 접착시키고, 그 반도체 칩(1)의 상면 중앙에 형성되어 있는 칩 패드(6)와 상기 내부리드(3) 사이를 도선(4)을 사용하여 초음파 열압착 방식으로 서로 접속시킨 후, 몰딩수지(5)로 외부리드(7)만 남기고 상기 반도체 칩(1)과 내부리드(3)를 감싸도록 몰딩하여 밀봉시킨 다음, 그 외부리드(7)를 사용자의 목적에 맞게 성형하여 완성하는 것으로, 동 도면에서는 상기 외부리드를 "J"자 형태로 성형하였다.
그러나, 상기한 일반적인 반도체 패키지의 구조는 반도체 칩(1)에 형성되어 있는 칩패드(6)의 전기적인 신호를 리드프레임의 내, 외부리드(3)(7)를 사용하여 패키지의 외부로 전달시키도록 하는 구조로서, 패키지의 외형이 반도체 칩의 크기에 비해 매우 크고, 그 칩패드에서 외부리드까지의 전기적인 경로가 길어지므로 전기적 특성이 떨어지며, 다핀 반도체 패키지의 구성이 어려운 단점이 있었다.
따라서, 상기와 같이 리드프레임을 사용하는 일반적인 반도체 패키지의 단점을 보완하기 위하여 다양한 종류의 반도체 패키지들이 연구 개발되고 있는 바, 현재 상기한 단점들을 가장 잘 보완하고 있는 패키지중의 하나로는 칩 사이즈(Chip Size) 반도체 패키지를 꼽을 수 있다.
제2도는 상기와 같은 일반적인 반도체 패키지의 단점을 잘 보완하고 있는 종래 피엠이비(PMEB : Plastic Molded Extended Bump)형 칩 사이즈 반도체 패키지의 일부절단 외관 사시도로서, 이에 도시된 바와 같이, 프리-어셀블리(pre-Assembly) 공정을 통해 반도체 칩(11)위에 형성되어 있는 다수의 칩패드(12)와 내부범프 부착패드(17)간을 서로 연결시켜 주는 금속배선(13) 패턴을 형성하고, 그 각 내부범프 부착패드(17)의 상면에 테이프(도시되지 않았음)가 부착된 전도성 내부범프(Transferred Inner Bump)(16)를 부착한 후, 상기 반도체 칩(11)을 둘러 쌓도록 몰딩수지(14)로 밀봉한 다음, 상기 테이프를 제거하여 각 내부범프(16)의 상면이 드러나도록 하고서, 상기 각 내부범프(16)의 상면에 솔더 페이스트(solder paste)를 도포하고 전도성 외부범프(External Electrode Bump)(15)를 올린 후, 적외선 리플로우(Infrared Reflow)공정을 통해 그 외부범프(15)와 내부범프(16)를 접착시켜 완성한 것으로, 이와 같은 PMEB형 칩 사이즈 반도체 패키지는 일본의 MITSUBISHI사(社)가 "SEMICON JAPAN '94 SYMPOSIUM('94.12.2)"에서 발표한 바 있다.
제3도는 제2도의 외부범프 부위의 단면도를 나타낸 것으로, 상기 제2도와 같은 종래의 PMEB형 칩 사이즈 반도체 패키지의 구조를 보다 상세히 나타낸 것이다.
즉, 제3도에 도시된 바와 같이, 반도체 칩(11)의 상면에 칩패드(12)가 형성되어 있고, 그 칩패드(12)의 상면을 제외한 상기 반도체 칩(11)위에는 칩패드(12)를 제외하고 칩을 보호하기 위한 보호막(18)이 형성되어 있으며, 상기 노출된 칩패드(12) 부위를 포함하는 상기 칩 보호막(18) 위에 금속배선(13) 패턴이 형성되어 그 금속배선(13)의 일단은 상기 칩패드(12)와 연결되고 타단은 내부범프 부착패드(17)와 연결되어 있다. 또한, 상기 내부범프 부착패드(17) 부위를 제외한 상기 구조의 위에는 폴리이미드막(polyimide film)(19)이 형성되어 있고, 상기 노출된 내부범프 부착패드(17)위에는 Pb 또는 Sn으로 된 솔더접착제(20)를 매개로 하여 내부범프(16)가 부착되며, 그 내부범프(16)의 상면을 제외한 상기 구조의 전면상(全面上)에는 상기 반도체 칩(11)을 둘러싸도록 몰딩수지(14)로 밀봉되며, 상기 내부범프(16)위에는 볼형태의 외부범프(15)가 부착되어 완성된 것이다.
상기와 같이 일본의 MITSUBISHI사(社)가 "SEMICON JAPAN '94 SYMPOSIUM('94.12.2)"에서 발표한 PMEB형 칩 사이즈 반도체 패키지의 구조는, 반도체 칩(11)위에 별도의 금속배선패턴 형성공정(발표자료에서는 pre-ASSY 공정이라 함)을 실시하여 칩패드(12)의 전기적인 신호를 외부범프(15)까지 전달하기 위한 범프 부착 패턴을 형성하게 된다. 즉, 반도체 칩(11)의 칩패드(12)에서 내부범프 부착패드(17)까지 금속배선(13) 패턴을 형성하여 서로 전기적인 연결이 되도록 한 후, 상기 내부범프 부착패드(17)위에 전도체로 된 내부범프(16)를 부착하고, 몰딩수지(14)로 밀봉한 다음, 상기 내부범프(16)위에 외부리드 열활을 하는 외부범프(15)를 부착하여 완성시킨 칩 사이즈 반도체 패키지의 구조의 한 종류이다.
상기와 같은 PMEB형 칩 사이즈 반도체 패키지의 구조는, 제1도를 참조로 설명한 종래의 일반적인 반도체 패키지보다는 칩 크기에 대한 패키지 전체의 크기가 작아지는 장점을 가지고 있지만, 금속배선패턴 형성공정(프리-어셈블리 공정)과 내, 외부범프 부착공정이 필요하여 제조공정이 복잡하고 제조비용이 비싸지는 단점이 있었다.
본 발명은 상기와 같은 종래의 단점을 해결하기 위하여 안출한 것으로서, 그 목적은 반도체 패키지의 크기를 최소화시키고 다핀의 구성을 용이하도록 함과 더불어 내부 범프의 부착 공정을 배제하여 제조 공정을 단순화시킨 칩 사이즈 반도체 패키지 및 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 금속배선패턴 형성공정(pre-Assembly 공정)을 생략함으로써 공정을 보다 단순화시킬 수 있도록 칩 사이즈 반도체 패키지 및 그 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시례에 따른 칩 사이즈 반도체 패키지는, 다수의 칩패드(32)가 형성되어 있는 반도체 칩(31)과; 상기 반도체 칩(31)의 상면에 그 칩패드(32)가 드러나도록 형성되는 보호막(33); 상기 보호막(33)의 상면에 상기 각 칩패드(32)와 접속되도록 형성되는 금속배선(34); 상기 금속배선(34)의 상면에 직접 부착되는 다수의 외부 단자볼(36); 및 상기 각 외부단자볼(36)의 상면이 외부로 돌출되도록 상기 반도체 칩(31)의 상면에 형성되는 몰딩 수지층(35)으로 구성된다.
본 발명의 다른 실시례에 따른 칩 사이즈 반도체 패키지는, 다수의 칩패드(42)가 형성되어 있는 반도체 칩(41)과; 상기 반도체 칩(41)의 상면에 그 칩패드(42)가 드러나도록 형성되는 보호막(45); 상기 보호막(45)의 상면에 접착제(46)를 매개로 하여 부착되는 금속배선층(44) ; 상기 금속배선층(44)과 각 칩패드(42)를 전기적으로 연결시키는 접속금속(50); 상기 각 금속배선층(44)의 상면에 직접 부착되는 다수의 외부 단자볼(48); 및 상기 각 외부단자볼(48)의 단부가 외부로 돌출되도록 상기 반도체 칩(41)의 상면에 형성되는 몰딩 수지층(43)으로 구성된다.
본 발명의 일실시례에 따른 칩 사이즈 반도체 패키지의 제조방법은, 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼의 상면에 금속층을 형성하는 공정과; 상기 금속층 위에 패턴화된 포토 레지스터층을 형성한 후, 상기 포토 레지스터층을 마스크로 이용하여 상기 금속층을 식각하고, 상기 레지스터층을 제거하여, 각 칩패드와 전기적으로 연결되도록 패턴화된 금속배선을 형성하는 공정; 상기 각 금속배선위에 솔더 페이스트(Solder Paste)를 프린팅(Printing) 하고, 솔더볼(외부단자볼)을 마운팅하고, 적외선 리플로우(IR Reflow) 공정을 수행한 후, 잔류 솔더 페이스트를 세척하여, 상기 각 금속배선 위에 외부단자가 되는 솔더볼을 직접 부착하는 공정; 수지를 이용한 제1몰딩공정을 수행하여 상기 웨이퍼의 상면에 상기 솔더볼의 상면이 드러나도록 몰딩 수지층을 형성하는 공정; 및 상기 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후, 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정으로 구성된다.
본 발명의 다른 실시례에 따른 칩 사이즈 반도체 패키지의 제조방법은 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후, 그 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정과; 별도로 제작된 금속 배선층을 접착제를 매개로 하여 상기 각 반도체 칩위에 부착하는 공정; 상기 금속 배선층의 각 금속배선과 상기 반도체 칩위에 형성되어 있는 각 칩패드 사이를 전기적으로 연결시키는 금속 증착공정; 상기 각 금속 배선 위에 솔더 와이어의 일단을 본딩시키고, 그 솔더 와이어를 일정 길이로 절단하는 공정; 몰딩수지를 이용하여 상기 솔더 와이어의 다른 일단이 외부로 돌출되도록 상기 반도체 칩의 상면을 몰딩하는 제1 몰딩공정; 상기 외부 솔더 와이어의 형태를 볼형태로 형성하기 위한 적외선 리플로우를 수행하는 공정; 및 솔더 페이스트를 세척하는 공정으로 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시례에 대하여 상세히 설명하면 다음과 같다.
제4도는 본 발명의 제1 실시례에 따른 칩 사이즈 반도체 패키지의 일부 절단 사시도를 나타내는 것으로, 이에 도시된 바와 같이, 다수의 칩패드(32)가 형성되어 있는 반도체 칩(31)의 상면에 그 칩패드(32)가 드러나도록 보호막(33)이 형성되어 있고, 그 보호막(33) 위에는 상기 각 칩패드(32)와 접속되는 다수의 금속배선(34)이 형성되어 있고, 상기 각 금속배선(34)위에는 그 금속배선(34)과 전기적으로 접속되는 외부 단자볼(36)이 각각 형성되어 있다. 그리고, 상기 외부단자볼(36)의 상면이 외부로 돌출되도록 상기 반도체 칩(31)의 상면에 몰딩 수지층(35)이 형성되어 있다. 상기 금속배선(34)의 재질은 구리(Cu) 또는 금(Au)중 어느 하나를 사용함이 바람직하다.
제5도(a)(b)는 제4도의 일부 종단면도로서, (a)는 칩패드(32) 부위의 종단면도이고, (b)는 외부단자볼(36) 부위의 종단면도를 나타낸다.
제5도(a)(b)에 도시된 바와 같이, 반도체 칩(31)의 상면에 칩패드(32)가 드러나도록 보호막(33)이 형성되어 있고, 그 보호막(33) 위에는 상기 칩패드(32)와 접속되는 금속배선(34)이 형성되어 있으며, 그 금속배선(34)위에는 외부단자볼(36)이 부착되어 있다. 그리고, 상기 반도체 칩(31)의 상면에는 상기 금속 배선(34)과 칩패드(31)를 보호하도록 하는 몰딩 수지층(35)이 상기 외부단자볼(36) 높이의 약 1/2 두께로 형성되어 있다.
제6도는 제4도의 변형례를 도시한 것으로, 도시된 바와 같이, 캐비티(Cavity) 형태의 외부 보호판(38)의 내부 바닥면에 접착제(37)를 매개로 하여 반도체 칩(31)이 부착되어 있고, 상기 반도체 칩(31)의 측면과 외부 보호판(38) 사이의 갭(gab)에는 수지(resin)가 채워져 밀봉되어 있다. 즉, 상기 외부 보호판(38)은 상기 반도체 칩(31)의 밑면과 측면을 안전하게 보호하도록 구성된 것이다. 그외의 다른 구성은 제4도의 구성과 모두 동일하다.
제7도는 상기 제4도~제6도를 참조로 설명한 본 발명의 제1 실시례에 따른 칩 사이즈 반도체 패키지의 제조 방법을 설명하기 위한 흐름도로서, 먼저 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼를 준비하고, 그 웨이퍼를 테스트한다.
이후, 상기 웨이퍼의 상면에 금속층을 형성하고, 그 금속층 위에 패턴화된 포토 레지스터층을 형성한 후, 상기 포토 레지스터층을 마스크로 이용하여 상기 금속층을 식각하고, 상기 레지스터층을 제거하여 각 칩패드와 전기적으로 연결되는 패턴화된 금속배선을 형성하도록 한다.
이어, 상기 각 금속배선위에 솔더 페이스트(Solder Paste)를 프린팅(Printing) 하고, 솔더볼(외부단자볼)을 마운팅하고, 적외선 리플로우(IR Reflow) 공정을 수행한 후, 잔류 솔더 페이스트를 세척하여, 상기 각 금속배선 위에 외부단자가 되는 솔더볼을 부착하도록 한다.
그리고, 수지를 이용한 제1 몰딩공정을 수행하여 상기 웨이퍼의 상면에 상기 솔더볼 높이의 약 1/2 높이로 몰딩 수지층을 형성하도록 한다. 이후, 상기 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정을 수행하도록 하고 포일을 떼어낸 다음 최종 테스트를 마치면 제4도와 같은 칩 사이즈 반도체 패키지가 완성된다. 상기 제1몰딩 공정은 상기 소잉공정을 수행하여 개개의 반도체 칩으로 분리한 후 그 제1몰딩 공정을 수행해도 된다.
상기 제4도와 같은 칩 사이즈 반도체 패키지는 열특성이 민감하게 필요치 않는 범용 제품으로 사용할 수 있다.
또한, 상기 소잉공정을 수행한 후, 각 반도체 칩의 하면을 캐비티(Cavity) 형태로 제작된 외부보호판의 내부 바닥면에 접착하는 다이 본딩공정과, 몰딩 수지를 이용하여 상기 외부보호판과 반도체 칩의 측면 사이를 완전히 밀봉하는 제2몰딩공정을 수행한 후 최종 테스트를 마치면, 제6와 같은 칩 사이즈 반도체 패키지가 완성된다. 한편, 상기 제1몰딩공정은 제2몰딩공정의 수행시에 함께 수행하도록 하여도 무관하다.
상기 제6도와 같은 반도체 패키지는 반도체 칩의 표면을 안전하게 보호하여 열특성이 좋아지므로 패키지의 신뢰성을 향상시킬 수 있다.
제8도는 본 발명의 제2실시례에 따른 칩 사이즈 반도체 패키지의 일부 절단 사시도를 나타내는 것으로, 이에 도시된 바와 같이,
다수의 칩패드(42)가 형성되어 있는 반도체 칩(41)의 상면에 그 칩패드(42)가 드러나도록 보호막(45)이 형성되어 있고, 그 보호막(45) 위에는 접착제(46)를 매개로 하여 상기 각 칩패드(42)와 접속되는 금속배선(44)이 부착되어 있고, 상기 각 금속배선(44)위에는 그 금속배선(44)과 전기적으로 접속되는 외부 단자볼(48)이 각각 형성되어 있다.
상기 금속배선(44)은 패턴화되어 별도로 제작된 금속 배선 패턴층을 나타내고, 그(44) 의 재질은 구리(Cu) 또는 금(Au) 중 어느 하나를 사용함이 바람직하다.
제9도(a)(b)는 제8도의 일부 종단면도로서, (a)는 칩패드(41) 부위의 종단면도이고, (b)는 상기 외부단자볼(48) 부위의 종단면도를 나타낸다.
제9도(a)(b)에 도시된 바와 같이, 반도체 칩(41)의 상면에 각 칩패드(42)가 드러나도록 보호막(45)이 형성되어 있고, 그 보호막(45) 위에는 접착제(46)를 매개로 하여 금속배선(44)이 부착되어 있으며, 상기 금속배선(44)과 칩패드(42)는 접속금속(50)에 의해 전기적으로 연결되어 있고, 상기 칩패드(42)와 전기적으로 연결되어 있는 상기 금속배선(44)위에는 외부단자볼(48)의 일단이 부착되어 있다. 그리고, 상기 금속배선(44)과 칩패드(42)를 보호하도록 하는 몰딩 수지층(43)이 상기 반도체 칩(41)의 상면에 상부 외부단자볼(48)의 다른 일단이 드러나도록 형성되어 있다.
제10도는 제8도의 변형례를 도시한 것으로, 도시된 바와 같이, 캐비티(Cavity) 형태의 외부 보호판(47)의 내부 바닥면에 접착제(49)를 매개로 하여 반도체 칩(41)이 부착되어 있고, 상기 반도체 칩(41)의 측면과 외부 보호판(47) 사이의 갭(gab)은 수지가 채워져 밀봉되어 있다. 즉, 상기 외부 보호판(47)은 상기 반도체 칩(41)의 밑면과 측면을 안전하게 보호하도록 구성된 것이다. 그 외의 다른 구성은 제8도의 구성과 모두 동일하다.
제11도는 상기 제8도~제10도를 참조로 설명한 본 발명의 제2실시례에 따른 칩 사이즈 반도체 패키지의 제조 방법을 설명하기 위한 흐름도로서, 먼저 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼를 준비하고, 상기 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후, 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정을 수행하도록 하고, 별도로 제작된 금속 배선층을 접착제를 매개로 하여 상기 각 반도체 칩위에 부착한 후, 각 금속 배선과 상기 반도체 칩위에 형성되어 있는 칩패드 사이를 전기적으로 연결시키는 금속 증착 공정을 수행한다.
이어, 상기 금속배선 위에 솔더 와이어의 일단을 본딩시키고, 그 솔더 와이어를 일정 길이로 절단한 다음, 몰딩수지를 이용하여 상기 반도체 칩의 상면을 몰딩하는 제1 몰딩 공정을 수행하도록 한다. 이때, 상기 솔더 와이어의 다른 일단이 외부로 돌출되도록 몰딩한다.
그리고, 적외선 리플로우 공정을 수행하여 상기 외부 솔더 와이어의 형태가 볼형태가 되도록 한 후, 솔더 페이스트를 세척하고, 최종 검사를 수행하여 제8도와 같은 칩 사이즈 반도체 패키지를 완성한다. 이와 같은 칩 사이즈 반도체 패키지는 열특성이 민감하게 필요치 않는 범용 제품으로 사용할 수 있다.
또한, 상기 솔더 페이스트 세척공정을 수행한 후, 각 반도체 칩의 하면을 캐비티(Cavity) 형태로 제작된 외부보호판의 내부 바닥면에 접착하는 다이 본딩공정과, 몰딩 수지를 이용하여 상기 외부보호판과 반도체 칩사이를 완전히 밀봉하는 제2 몰딩공정을 수행한 후 최종 테스트를 마치면, 제10도와 같은 칩 사이즈 반도체 패키지가 완성된다.
상기 제10도와 같은 반도체 패키지는 반도체 칩의 표면을 안전하게 보호하여 열특성이 좋아지므로 패키지의 신뢰성을 향상시킬 수 있다.
이상 상세히 설명한 바와 같이, 본 발명의 제1실시례에 따른 칩 사이즈 반도체 패키지 및 그 제조 방법에 의하면, 금속배선에 직접 외부단자볼을 부착함에 따라 종래 PMEB형 패키지의 내부범프를 사용할 필요가 없으므로 제조 공정이 간단해 지고, 외부단자볼의 배치가 칩패드의 위치에 관계없이 배치할 수 있으므로 패키지의 설계가 용이하고, 반도체 패키지의 사이즈를 칩의 사이즈에 가깝게 제작할 수 있으므로 실장율을 최대로 높일 수 있고, 다수의 외부단자볼을 형성할 수 있는 장점이 있다.
그리고, 본 발명의 제2실시례에 따른 칩 사이즈 반도체 패키지 및 그 제조 방법에 의하면, 상기 장점들을 모두 가지고 있으며, 또한 반도체 칩위에 패턴화된 금속배선층을 접착제를 이용하여 부착하므로써 종래 PMEB형 패키지에서와 같이 별도의 금속배선형성 공정(pre-ASSY 공정)을 수행하지 않아도 되므로 제조 공정을 단순화시킬 수 있는 효과가 있다.,
그외에도, 본 발명에 의하면 종래 PMEB형 패키지의 내부범프의 형성을 위한 별도의 베이스 프레임 등이 필요치 않는 장점이 있다.

Claims (8)

  1. 다수의 칩패드(32)가 형성되어 있는 반도체 칩(31)과; 상기 반도체 칩(31)의 상면에 그 칩패드(32)가 드러나도록 형성되는 보호막(33); 상기 보호막(33)의 상면에 상기 각 칩패드(32)와 접속되도록 형성되는 금속배선(34); 상기 금속배선(34)의 상면에 직접 부착되는 다수의 외부 단자볼(36); 및 상기 각 외부단자볼(36)의 상면이 외부로 돌출되도록 상기 반도체 칩(31)의 상면에 형성되는 몰딩 수지층(35)으로 구성된 칩 사이즈 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩(31)의 측면과 밑면을 감싸는 외부 보호판(38)과, 상기 반도체 칩(31)과 외부 보호판(38) 사이의 갭(gab)을 밀봉시키는 수지가 부가 구성된 칩 사이즈 반도체 패키지.
  3. 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼의 상면에 금속층을 형성하는 공정과; 상기 금속층 위에 패턴화된 포토 레지스터층을 형성한 후, 상기 포토 레지스터층을 마스크로 이용하여 상기 금속층을 식각하고, 상기 레지스터층을 제거하여, 각 칩패드와 전기적으로 연결되도록 패턴화된 금속배선을 형성하는 공정; 상기 각 금속배선위에 솔더 페이스트(Solder Paste)를 프린팅(Printing) 하고, 솔더볼(외부단자볼)을 마운팅하고, 적외선 리플로우(IR Reflow) 공정을 수행한 후, 잔류 솔더 페이스트를 세척하여, 상기 각 금속배선 위에 외부단자가 되는 솔더볼을 직접 부착하는 공정; 수지를 이용한 제1몰딩공정을 수행하여 상기 웨이퍼의 상면에 상기 솔더볼의 상면이 드러나도록 몰딩 수지층을 형성하는 공정; 및 상기 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후, 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정으로 구성된 칩 사이즈 반도체 패키지의 제조 방법.
  4. 제3항에 있어서, 상기 소잉공정을 수행한 후, 각 반도체 칩의 하면을 캐비티(Cavity) 형태로 제작된 외부보호판의 내부 바닥면에 접착하는 다이 본딩공정과, 몰딩 수지를 이용하여 상기 외부보호판과 반도체 칩사이를 완전히 밀봉하는 제2몰딩공정을 부가 수행토록 하는 칩 사이즈 반도체 패키지의 제조 방법.
  5. 다수의 칩패드(42)가 형성되어 있는 반도체 칩(41)과; 상기 반도체 칩(41)의 상면에 그 칩패드(42)가 드러나도록 형성되는 보호막(45); 상기 보호막(45)의 상면에 접착제(46)를 매개로 하여 부착되는 금속배선층(44) ; 상기 금속배선층(44)과 각 칩패드(42)를 전기적으로 연결시키는 접속금속(50); 상기 각 금속배선층(44)의 상면에 직접 부착되는 다수의 외부단자볼(48); 및 상기 각 외부단자볼(48)의 단부가 외부로 돌출되도록 상기 반도체 칩(41)의 상면에 형성되는 몰딩 수지층(43)으로 구성된 칩 사이즈 반도체 패키지.
  6. 제5항에 있어서, 상기 반도체 칩(41)의 측면과 밑면을 감싸는 외부 보호판(47)과, 상기 반도체 칩(41)과 외부 보호판(47) 사이의 갭(gab)을 밀봉시키는 수지가 부가 구성된 칩 사이즈 반도체 패키지.
  7. 다수의 칩패드가 드러나도록 보호막(Passivation + PIQ 또는 Passivation Only)이 형성되어 있는 웨이퍼의 밑면에 포일 마운팅(Foil Mounting) 공정을 수행한 후, 그 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(Sawing)공정과; 별도로 제작된 금속 배선층을 접착제를 매개로 하여 상기 각 반도체 칩위에 부착하는 공정; 상기 금속 배선층의 각 금속배선과 상기 반도체 칩위에 형성되어 있는 각 칩패드 사이를 전기적으로 연결시키는 금속 증착 공정; 상기 각 금속 배선 위에 솔더 와이어의 일단을 본딩시키고, 그 솔더 와이어를 일정 길이로 절단하는 공정; 몰딩수지를 이용하여 상기 솔더 와이어의 다른 일단이 외부로 돌출되도록 상기 반도체 칩의 상면을 몰딩하는 제1몰딩공정; 상기 외부 솔더 와이어의 형태를 볼형태로 형성하기 위한 적외선 리플로우를 수행하는 공정; 및 솔더 페이스트를 세척하는 공정으로 구성된 칩 사이즈 반도체 패키지의 제조 방법.
  8. 제7항에 있어서, 상기 솔더페이스트의 세척공정을 수행한 후, 각 반도체 칩의 하면을 캐비티(Cavity) 형태로 제작된 외부보호판의 내부 바닥면에 접착하는 다이 본딩공정과, 몰딩 수지를 이용하여 상기 외부보호판과 반도체 칩사이를 완전히 밀봉하는 제2몰딩공정을 부가 수행토록 하는 칩 사이즈 반도체 패키지의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362062B2 (en) 2020-05-26 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
KR100246366B1 (ko) * 1997-12-04 2000-03-15 김영환 에리어 어레이형 반도체 패키지 및 그 제조방법
US6235551B1 (en) 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法
KR100325466B1 (ko) * 1999-03-20 2002-02-21 박종섭 칩 사이즈 패키지 및 그의 제조방법
US6173887B1 (en) * 1999-06-24 2001-01-16 International Business Machines Corporation Method of making electrically conductive contacts on substrates
US6513701B2 (en) 1999-06-24 2003-02-04 International Business Machines Corporation Method of making electrically conductive contacts on substrates
KR100361084B1 (ko) 2000-01-21 2002-11-18 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
TW451436B (en) * 2000-02-21 2001-08-21 Advanced Semiconductor Eng Manufacturing method for wafer-scale semiconductor packaging structure
JP2001308095A (ja) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
KR20000053847A (ko) * 2000-04-26 2000-09-05 김영선 진보된 에리어 어레이 씨에스피(트리플 에이 씨에스피)
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
US6510976B2 (en) * 2001-05-18 2003-01-28 Advanpack Solutions Pte. Ltd. Method for forming a flip chip semiconductor package
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
EP1754256B1 (en) * 2004-05-28 2012-01-11 Nxp B.V. Chip having two groups of chip contacts
JP2005347356A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置の製造方法
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9842776B2 (en) * 2016-01-13 2017-12-12 Nxp B.V. Integrated circuits and molding approaches therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518069A (en) * 1978-07-26 1980-02-07 Citizen Watch Co Ltd Protective construction of semiconductor device
JPH06291221A (ja) * 1993-04-05 1994-10-18 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518069A (en) * 1978-07-26 1980-02-07 Citizen Watch Co Ltd Protective construction of semiconductor device
JPH06291221A (ja) * 1993-04-05 1994-10-18 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362062B2 (en) 2020-05-26 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor package
US11791308B2 (en) 2020-05-26 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor package

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Publication number Publication date
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CN1176492A (zh) 1998-03-18
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KR19980020672A (ko) 1998-06-25
US6277670B1 (en) 2001-08-21

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