JP2005347356A - 回路装置の製造方法 - Google Patents
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Abstract
【課題】 被覆樹脂からの導電パターンの露出を容易かつ精度良く行うことが可能な回路装置の製造方法を提供する。
【解決手段】 本発明の回路装置の製造方法では、回路基板16の表面に形成される導電パターン18に部分的に上方に突出する突出部25を形成する。次に、突出部25も含めて回路基板16の表面を被覆樹脂26により被覆する。次に、突出部25の上面が露出するように、被覆樹脂26のエッチングを行う。次に、回路素子14の固着および電気的接続を行う。最後に表面に形成された電気回路を封止して、混成集積回路装置10が完成する。
【選択図】図4
【解決手段】 本発明の回路装置の製造方法では、回路基板16の表面に形成される導電パターン18に部分的に上方に突出する突出部25を形成する。次に、突出部25も含めて回路基板16の表面を被覆樹脂26により被覆する。次に、突出部25の上面が露出するように、被覆樹脂26のエッチングを行う。次に、回路素子14の固着および電気的接続を行う。最後に表面に形成された電気回路を封止して、混成集積回路装置10が完成する。
【選択図】図4
Description
本発明は回路装置の製造方法に関し、特に、導電パターンを被覆する被覆樹脂を有する回路装置の製造方法に関する。
図7を参照して、従来の混成集積回路装置の構成を説明する(例えば、特許文献1を参照)。図7(A)は混成集積回路装置100の斜視図であり、図7(B)は図7(A)のX−X’線に於ける断面図である。
従来の混成集積回路装置100は次のような構成を有する。矩形の基板106と、基板106の表面に設けられた絶縁層107と、この絶縁層107上に形成された導電パターン108と、導電パターン108に固着された回路素子104と、回路素子104と導電パターン108とを電気的に接続する金属線105と、導電パターン108と電気的に接続されたリード101とで、混成集積回路装置100は構成されている。更に、混成集積回路装置100は全体が封止樹脂102で封止されている。更に、絶縁層107の表面に形成された導電パターン108は、電気的に接続する箇所を除いた領域が、被覆樹脂109により被覆されていた。
上記した混成集積回路装置の製造方法を説明する。先ず、金属から成る回路基板107の表面に絶縁層107を形成する。次に、所定の回路が構成されるように導電パターン108のパターニングを行う。次に、回路素子104が固着される領域を除いて導電パターン108が被覆されるように被覆樹脂109を形成する。そして、回路素子104の固着や、封止樹脂102の形成等の工程を経て、上記した混成集積回路装置100が完成する。
特開平6−177295号公報(第4頁、第1図)
しかしながら、上述したような混成集積回路装置の製造方法では、リソグラフィ工程により、部分的に被覆樹脂109を除去して導電パターン108を露出させていた。具体的には、導電パターン108を全面的に被覆するように被覆樹脂109を塗布した後に、リソグラフィ工程により選択的に被覆樹脂を除去していた。しかしながら、この方法では、リソグラフィ工程の精度を考慮したマージンを取り入れた設計が必要であり、このことが装置全体の小型化を阻害していた。更に、被覆樹脂109を部分的に除去するために行うリソグラフィ工程自体が、製造コストを押し上げていた。
本発明は、上記した問題を鑑みて成されたものである。本発明の主な目的は、被覆樹脂からの導電パターンの露出を容易かつ精度良く行うことが可能な回路装置の製造方法を提供することにある。
本発明の回路装置の製造方法は、厚み方向に突出する突出部が形成された導電パターンを回路基板の表面に形成する工程と、前記導電パターンが被覆されるように前記回路基板の表面に被覆樹脂を形成する工程と、前記被覆樹脂を表面からエッチングすることにより、前記突出部を前記被覆樹脂から露出させる工程とを具備することを特徴とする。
更に、本発明の回路装置の製造方法では、記突出部に回路素子を電気的に接続することを特徴とする。
更に、本発明の回路装置の製造方法では、前記被覆樹脂を表面から一様に除去することにより、前記突出部を露出させることを特徴とする。
更に、本発明の回路装置の製造方法では、前記突出部の側面が部分的に露出するまで前記エッチングを行うことを特徴とする。
更に、本発明の回路装置の製造方法では、前記回路基板は金属から成る基板であり、前記回路基板の表面を覆うように形成された絶縁層の表面に前記導電パターンを形成することを特徴とする。
本発明の回路装置の製造方法に依れば、露光マスクを用いずに精度良く導電パターンを部分的に被覆樹脂から露出させることができる。具体的には、他の領域よりも突出する突出部が形成された導電パターンを被覆樹脂にて被覆した後に、被覆樹脂を表面から一様に除去することで、突出部の露出を行うことが可能である。従って、従来例のようにリソグラフィ工程を行わずに導電パターンの部分的な露出が行えるので、リソグラフィ工程により発生する誤差を排除したパターンの設計を行うことができる。従って、回路装置全体の小型化を実現することができる。更に、リソグラフィ工程を排除したことから、製造コストを低減させた回路装置の製造方法を提供することができる。
図1を参照して、本発明の回路装置の一例としての混成集積回路装置10の構成を説明する。図1(A)は混成集積回路装置10の斜視図であり、図1(B)は図1(A)のX−X’断面での断面図である。図1(C)は、導電パターン19に突出部25が形成された領域の拡大断面図である。
本形態の混成集積回路装置10は、絶縁層17が表面に形成された回路基板16と、この絶縁層17の表面にパターニングされた導電パターン18を具備する構成となっている。更に、電気的接続領域を除いた部分の導電パターン18は、被覆樹脂26により被覆されている。また、導電パターン18と電気的に接続された回路素子14は、封止樹脂12により封止されている。このような構成の混成集積回路装置10の詳細を下記する。
回路基板16は、金属またはセラミック等から成る基板が放熱の意味で好ましい。しかし、フレキシブルシートや樹脂から成るプリント基板等でも良く、少なくとも基板の表面が絶縁処理されたものであればよい。また回路基板16の材料としては、金属としてAl、CuまたはFe等を採用可能であり、セラミックとしてはAl2O3、AlNを採用することができる。その他にも機械的強度や放熱性に優れるものを回路基板16の材料として採用することが出来る。一例として回路基板16としてAlより成る基板を採用した場合、回路基板16とその表面に形成される導電パターン18とを絶縁させる方法は2つの方法がある。1つは、アルミ基板の表面をアルマイト処理する方法である。もう1つの方法は、アルミ基板の表面に絶縁層17を形成して、絶縁層17の表面に導電パターン18を形成する方法である。
一般には、後者のAl基板の上に絶縁樹脂をカバーさせたもの、または両方を用い、表面がアルマイト処理され、更に絶縁樹脂をカバーさせたものが用いられる。ここでは、図1(B)を参照して、回路基板16表面に載置された回路素子14から発生する熱を好適に外部に逃がすために、回路基板16の裏面は封止樹脂12から外部に露出している。また装置全体の耐湿性を向上させるために、回路基板16の裏面も含めて封止樹脂12により全体を封止することもできる。
回路素子14は導電パターン18上に固着され、回路素子14と導電パターン18とで所定の電気回路が構成されている。回路素子14としては、トランジスタやダイオード等の能動素子や、コンデンサや抵抗等の受動素子が採用される。また、パワー系の半導体素子等の発熱量が大きいものは、金属より成るヒートシンクを介して回路基板16に固着されても良い。ここで、フェイスアップで実装される能動素子等は、金属細線15を介して、導電パターン18と電気的に接続される。
具体例として、上記した回路素子14としては、LSIチップ、コンデンサ、抵抗等を例にあげられる。LSIチップは、Siチップ裏面がGNDまたはフローティングにより、接着剤が区別される。チップの裏面が、GNDの場合は、ロウ材または導電ペーストで固着され、ボンディングパットとの接続は、フェイスアップまたはダウンにより、金属細線またはロウ材等が採用される。更に、上記回路素子14としては、大きな電流を制御するパワー系のトランジスタ、例えばパワーモス、GTBT、IGBT、サイリスタ等を採用することができる。またパワー系のICも該当する。近年、チップもサイズが小さく薄型で高機能なため、昔から比べて大量に熱が発生する。例えば、コンピューターを制御するCPU等がそうである。
導電パターン18は銅等の金属から成り、回路基板16と絶縁して形成される。また、リード11が導出する辺に、導電パターン18からなるパッドが形成される。リード11は、ここでは1つの側辺から複数個が導出しているが、複数個の側辺からリード11が導出しても良い。
突出部25は、導電パターン18の他の領域よりも上方に突出した部分であり、被覆樹脂26からその上面が露出している。突出部25の上面は、回路素子14やリード11と電気的に接続される。突出部25の突出する高さは、例えば数十μm程度であり、必要に応じて増減させることができる。
絶縁層17は、回路基板16の表面全域に形成されて、導電パターン18と回路基板16とを絶縁させる働きを有する。また、絶縁層17は、アルミナなどの無機フィラーを樹脂に高充填させたものであり、熱伝導性に優れたものと成っている。導電パターン18の下端と回路基板16の表面との距離(絶縁層17の最小厚さ)は、耐圧によりその厚みが変化するが、50μm程度以上が好ましい。尚、回路基板16が絶縁性の材料から成る場合は、この絶縁層17を省いて混成集積回路装置10を構成することができる。
リード11は、回路基板16の周辺部に設けられたパッドに固着され、例えば外部との入力・出力を行う働きを有する。ここでは、一辺に多数個のリード11が設けられている。リード11とパッドとの接着は、半田(ロウ材)等の導電性接着剤を介して行われている。
封止樹脂12は、熱硬化性樹脂を用いるトランスファーモールド、または、熱可塑性樹脂を用いるインジェクションモールドにより形成される。ここでは、回路基板16およびその表面に形成された電気回路を封止するように封止樹脂12が形成され、回路基板16の裏面は封止樹脂12から露出している。更にまた、モールドによる封止以外の封止方法も本形態の混成集積回路装置に適用可能であり、例えば、樹脂のポッティングによる封止、ケース材による封止、等の封止方法を適用させることが可能である。
被覆樹脂26は、突出部25の上面を露出させて、導電パターン18が被覆されるように回路基板16の表面に形成されている。この被覆樹脂26を設けることで、製造工程の途中段階にて付着した導電性の粉塵により、導電パターン18同士が短絡してしまうのを抑止することができる。更に、製造工程の途中や使用状況下に於いて、導電パターン18が損傷してしまうのを防止することができる。
図1(B)を参照して、ダイパッド13A、ボンディングパッド13Bおよびパッド13Cは、被覆樹脂26から部分的に露出する突出部25から成る部位である。ダイパッド13Aには、ロウ材19を介して回路素子14が固着される。ボンディングパッド13Bには、金属細線15がワイヤボンディングされて、回路素子14と電気的に接続されるパッドである。パッド13Cは、ロウ材を介してリード11が固着されるパッドであり、回路基板16の周辺部に複数個が整列して形成されている。
図1(C)を参照して、突出部25は、その上面が被覆樹脂26から露出しているが、上面に連続する側面も含めて被覆樹脂から露出させることもできる。この構成により、被覆樹脂26を除去するエッチングにばらつきが生じた場合でも、突出部26の上面を被覆樹脂26から確実に露出させることが可能となる。更に、露出した突出部26に半田等のロウ材を介して回路素子14を固着させる場合を考えると、側面部も含めた突出部26にロウ材を付着させることが可能なことから、ロウ材による接続強度を向上させることができる。更に、突出部25が形成された部分の導電パターン18は、突出部25が突出する量に応じて厚くなる。従って、突出部25がヒートシンクとして機能するので、放熱効果を向上させることができる。
更にまた、回路素子14の下方に導電パターン18を延在させることも可能である。この場合は、回路素子14と、その下方を延在する導電パターン18とは、導電パターン18を被覆する被覆樹脂26により絶縁されている。このような構成にすることにより、回路素子14の下方に電気回路を構成する配線を形成することが可能となり、装置全体の配線密度を向上させることができる。
次に、図2以降を参照して、本形態の回路装置の製造方法を説明する。
第1工程:本工程では、突出部25を有する導電パターン18の形成を行う。先ず、図2(A)および図2(B)を参照して、表面に絶縁層が形成された回路基板16に導電箔20を貼着する。そして、導電箔20の表面にレジスト21をパターニングする。導電箔20の材料としては、銅を主材料とするもの、Fe−NiまたはAlを主材料とする材料を採用することができる。導電箔20の厚さは、形成される導電パターン18の厚さにより異なる。レジスト21は、突出部25が形成される予定の領域に対応する導電箔20の表面を被覆している。
図2(C)を参照して、次に、レジスト21をエッチングマスクとしてウエットエッチングを行い、レジスト21が形成されない主面のエッチングを行う。このエッチングによりレジスト21により被覆されていない領域の導電箔20の表面はエッチングされ、窪み部23が形成される。本工程により、レジスト21にて覆われた部分は、凸状に突出する突出部25と成る。本工程が終了した後にレジスト21は剥離される。
図2(D)および図2(E)を参照して、次に、回路基板17に接着された導電箔20のパターニングを行う。具体的には、形成予定の導電パターン18の形状に即したレジスト21を形成した後に、ウエットエッチングを行うことでパターニングを行う。ここで、突出部25を含む導電パターン18を被覆するレジスト21は、突出部25の周辺部も含めて被覆するように形成される。これは、レジスト21をパターニングする際のマスクズレを考慮したからである。このようにレジスト21のパターニングを考慮して、突出部25を余分にカバーすることにより、エッチングによる導電箔20の分離を確実に行うことができる。即ち、本形態では、突出部25の周辺部に縁部18Dが形成されるように、導電パターン18のパターニングを行っている。
縁部18Dは、上述したように、突出部25が形成された領域をはみ出して形成される部位である。従って、縁部18Dは、突出部25を平面的に囲むように形成される。換言すると、レジスト21は、突出部25よりも若干広めに形成されることで、縁部18Dは形成される。このように、レジスト21を広めに形成して、突出部25が形成された導電パターン18を平面的にはみ出した被覆を行うことで、安定したエッチングを行うことが出来る。即ち、ウエットエッチングは等方性なので、導電パターン18はサイドエッチングが進行し、パターニングされた導電パターン18Bの側面はテーパー形状に成っている。従って、このように広めにエッチングを行うことで、サイドエッチングにより導電パターン18が浸食されてしまうことを防止することが出来る。
次に、図3を参照して、導電パターン18を形成する他の方法を説明する。この図に示すパターニング方法は、基本的には上述した図2を参照して説明した方法と同様であり、相違点は、導電パターン18の表面および裏面の両方に突出部25を設けた点にある。この相違点を中心に以下の説明を行う。尚、以下の説明では、上方に突出して被覆樹脂から露出する突出部を突出部25Aと呼ぶ。そして、下方に突出して絶縁層17に埋め込まれる突出部を突出部25Bと呼ぶ。
図3(A)を参照して、先ず、裏面に形成される突出部25Bを形成する。具体的には、形成予定の突出部25Bに対応する領域にレジスト21を形成してエッチングを行うことにより、突出部25Bを形成する。
図3(B)を参照して、突出部25Bが絶縁層17に埋め込まれるように導電箔20を絶縁層の表面に密着させる。エッチングにより形成された突出部25Bの側面が湾曲の形状となっている。従って、突出部25Bが形成された箇所に、ボイドが発生するのを抑止することができる。
次に、図3(C)および図3(D)を参照して、紙面では上方に突出する突出部25Aを形成するためにレジスト21の形成を行い、エッチングを行う。このことで、突出部25Aが形成される。ここでは、突出部25Aと突出部25Bとは、同じ箇所に形成されているが、各々を異なる箇所に形成しても良い。
次に、図3(E)および図3(F)を参照して、新たにパターニングされて形成されたレジスト21を介してエッチングを行うことにより、導電パターン18を形成する。
第2工程:本工程では、突出部25を除いた領域の導電パターン18を被覆樹脂により被覆する。具体的には、本工程は、突出部25も含めた導電パターン18が全面的に覆われるように被覆樹脂26を形成した後に、被覆樹脂26を全面的に表面からエッチングすることにより行う。本工程により、導電パターン18に設けた突出部25は、被覆樹脂から露出する。
先ず、図4(A)を参照して、突出部25の表面も含めて導電パターン18が全面的に覆われるように、回路基板16の表面に被覆樹脂26を形成する。被覆樹脂26の材料としては、熱硬化性あるいは熱可塑性樹脂の両方を採用可能である。また、被覆樹脂26の形成方法としては、シート状の樹脂シートを積層させる方法がある。更には、液状または半固形状の樹脂を回路基板16の表面に塗布することでも、被覆樹脂26を形成することができる。更に、被覆樹脂26の材料としては、後のエッチング工程を考慮すると、フィラーが添加されていない樹脂が好ましい。また、被覆樹脂26にフィラーが混入される場合でも、混入されるフィラーの量は絶縁層17よりも少量であることが好ましい。多量のフィラーが混入されると、エッチングの工程が阻害される可能性があるからである。更に、後のエッチングを均等に行うために、被覆樹脂26の表面を平坦化することが好ましい。
次に、図4(B)を参照して、被覆樹脂26を表面からエッチングすることにより、突出部25の上面を被覆樹脂26から露出させる。本工程では、エッチングマスクを用いずに、被覆樹脂26の表面全域を一様にエッチングしている。従って、エッチングの進行に伴って、突出部25の上面は被覆樹脂26から露出する。本工程では、エッチングのばらつきを考慮して、突出部25の側面が露出するまでエッチングを行う場合もある。具体的には、突出部25の上面が露出する程度に、被覆樹脂26のエッチングを行うと、エッチングのばらつきに起因して、突出部25の上面が露出されない恐れが考えられる。そこで、本形態では、突出部25の側面部まで露出するように、被覆樹脂26のエッチングを行うことで、突出部25の上面を確実に露出させている。
図4(C)の斜視図を参照して、本工程により突出部25の露出をおこなった後の状態を説明する。この図では、被覆樹脂26に被覆された部分の導電パターン18は、点線で表示してある。
同図を参照して、表面に露出する突出部25により、複数個の電気的接続領域が形成されており、本形態ではそれらをパッドと総称している。回路基板16の一側辺に沿って複数個のパッド13Cが形成されている。これらのパッド13Cは、外部端子となるリードが固着される部位である。ダイパッド13Aは、半導体素子等の回路素子14が固着されるパッドであり、載置予定の回路素子14と同程度の平面的大きさを有する。更に、ボンディングパッド13Bは、金属細線等を用いて回路素子14と電気的に接続するために露出しているパッドである。
第3工程:本工程では、回路素子の固着等を行う。図5(A)を参照して、先ず、半田や導電ペースト等を介して回路素子14を導電パターン18に固着する。ここでは、1つの混成集積回路装置を構成するユニット24が、1枚の回路基板16に複数個形成され、一括してダイボンディングおよびワイヤボンディングを行うことが出来る。ここでは、能動素子をフェイスダウンで実装しているが必要によりフェイスダウンでも良い。
図5(B)を参照して、ロウ材19を介して回路素子14の固着を行う詳細を説明する。上述したように、本形態では、突出部25の上面および側面も、被覆樹脂26から露出させることができる。そして、このような場合は、突出部25の上面および側面を覆うようにロウ材19は付着される。このようにロウ材19を形成することにより、ロウ材19の側面を、括れのない滑らかな曲面にすることができる。このような形状のロウ材19により、熱応力等の外力に対する信頼性を高くすることができる。
図5(C)を参照して、金属細線15を介して回路素子14と導電パターン18との電気的接続を行う。本形態では、電気的接続箇所を除いた導電パターン18の表面は被覆樹脂26により被覆されている。従って、本工程により導電性の粉塵が発生した場合でも、この粉塵が付着することによる導電パターン18同士の短絡を防止することができる。
上記工程が終了した後に、各ユニット24の分離を行う。各ユニットの分離は、プレス機を用いた打ち抜き、ダイシング、等により行うことが出来る。その後に、各ユニットの回路基板16にリード11を固着する。
図6を参照して、各回路基板16の樹脂封止を行う。ここでは、熱硬化性樹脂を用いたトランスファーモールドにより封止が行われている。即ち、上金型30Aおよび下金型30Bとから成る金型30に回路基板16を収納した後に、両金型をかみ合わせることでリード11の固定をする。そして、キャビティ31に樹脂を封入することで、樹脂封止の工程が行われる。以上の工程で、図1に示すような混成集積回路装置が製造される。
10 混成集積回路装置
11 リード
12 封止樹脂
13A ダイパッド
13B ボンディングパッド
14 回路素子
15 金属細線
16 回路基板
17 絶縁層
18 導電パターン
19 ロウ材
20 導電箔
21 レジスト
24 ユニット
25 突出部
26 被覆樹脂
11 リード
12 封止樹脂
13A ダイパッド
13B ボンディングパッド
14 回路素子
15 金属細線
16 回路基板
17 絶縁層
18 導電パターン
19 ロウ材
20 導電箔
21 レジスト
24 ユニット
25 突出部
26 被覆樹脂
Claims (5)
- 厚み方向に突出する突出部が形成された導電パターンを回路基板の表面に形成する工程と、
前記導電パターンが被覆されるように前記回路基板の表面に被覆樹脂を形成する工程と、
前記被覆樹脂を表面からエッチングすることにより、前記突出部を前記被覆樹脂から露出させる工程とを具備することを特徴とする回路装置の製造方法。 - 前記突出部に回路素子を電気的に接続することを特徴とする請求項1記載の回路装置の製造方法。
- 前記被覆樹脂を表面から一様に除去することにより、前記突出部を露出させることを特徴とする請求項1記載の回路装置の製造方法。
- 前記突出部の側面が部分的に露出するまで前記エッチングを行うことを特徴とする請求項1記載の回路装置の製造方法。
- 前記回路基板は金属から成る基板であり、
前記回路基板の表面を覆うように形成された絶縁層の表面に前記導電パターンを形成することを特徴とする請求項1記載の回路装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2014504019A (ja) * | 2010-12-23 | 2014-02-13 | ヴァレオ システム ドゥ コントロール モトゥール | 絶縁された金属基板を有するプリント回路板 |
JP2014154824A (ja) * | 2013-02-13 | 2014-08-25 | Mitsubishi Electric Corp | 半導体装置 |
CN111601453A (zh) * | 2020-05-30 | 2020-08-28 | 深圳鹏渤信息科技有限公司 | 一种新型柔性电路板 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104170075B (zh) * | 2012-03-15 | 2018-06-26 | 富士电机株式会社 | 半导体装置 |
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Family Cites Families (11)
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KR100186333B1 (ko) * | 1996-06-20 | 1999-03-20 | 문정환 | 칩 사이즈 반도체 패키지 및 그 제조방법 |
KR100239695B1 (ko) * | 1996-09-11 | 2000-01-15 | 김영환 | 칩 사이즈 반도체 패키지 및 그 제조 방법 |
JP3728847B2 (ja) * | 1997-02-04 | 2005-12-21 | 株式会社日立製作所 | マルチチップモジュールおよびその製造方法 |
JP3509612B2 (ja) * | 1998-05-29 | 2004-03-22 | 日立化成デュポンマイクロシステムズ株式会社 | 感光性重合体組成物、レリーフパターンの製造法及び電子部品 |
US20020089836A1 (en) * | 1999-10-26 | 2002-07-11 | Kenzo Ishida | Injection molded underfill package and method of assembly |
EP1327264A1 (en) * | 2000-10-17 | 2003-07-16 | 3M Innovative Properties Company | Solvent assisted burnishing of pre-underfilled solder-bumped wafers for flipchip bonding |
JP4371587B2 (ja) * | 2001-01-05 | 2009-11-25 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
JP2002252318A (ja) * | 2001-02-27 | 2002-09-06 | Nec Kansai Ltd | チップ型半導体装置 |
US7005241B2 (en) * | 2003-06-09 | 2006-02-28 | Shinko Electric Industries Co., Ltd. | Process for making circuit board or lead frame |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8624305B2 (en) | 2009-11-17 | 2014-01-07 | Sony Corporation | Solid-state imaging device and method for manufacturing solid-state imaging device, and electronic device |
JP2014504019A (ja) * | 2010-12-23 | 2014-02-13 | ヴァレオ システム ドゥ コントロール モトゥール | 絶縁された金属基板を有するプリント回路板 |
JP2014154824A (ja) * | 2013-02-13 | 2014-08-25 | Mitsubishi Electric Corp | 半導体装置 |
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CN111601453B (zh) * | 2020-05-30 | 2024-03-15 | 广东航能电路科技有限公司 | 一种新型柔性电路板 |
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